JPS6326746A - レ−シングデ−タ検出機構を有するデ−タ記録方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要］ 本発明は、計算機システムにおけるデータ記録方式に係
る。特に、メモリにデータを書込む場合、メモリを動作
さ田る主クロックにより書込み動作が終了するまで書込
データを一定時間保持する必要があるが、保持されずに
次のデータに変位し、書込データが書込まれな（なると
いういわゆるレーシングによって記憶もれするレーシン
グデータの存在を検出するレーシングデータ検出機構を
有するデータ記録方式に関する。

メモリにデータを書込む主クロックサイクル間にメモリ
の書込み動作が終了するまでの間に入力されるデータが
例えば論理１からＯに変化するかどうかを検出し、検出
された場合には前記書込動作の終了後前記論理変化を示
す論理１を一時保持し、−時保持したレーシングデータ
有りを示す前記論理１をデータ書込時にメモリの特定領
域に書込む。この場合、前記特定領域はレーシングデー
タがデータ書込時にあったか否かを示す領域である。計
算機システムの動作解析或いはデバッグ時において、メ
モリ情￥Ｕの履歴を見る場合、この領域の論理を観測す
ることにより、書込動作時にレーシングデータが発生し
たかどうかを検出することができる。

このように、本発明は計算機システムの誤動作の原因と
もなるレーシングデータの発生を検出し、発生されたこ
とを示す論理を記憶することを可能とすることにより計
算機システＪ２のり３作解析或いはデバッグ等を容易に
することができるという効果がある。

〔産業上の利用分野〕

本発明は、計算機システムの動作解析或いはデバッグ等
において、書込み或いは読出しの動作が正常に動作して
いるかを調べる場合、システム内の各レジスタの時系列
的変移を記録しておくヒストリメモリにデータを書込み
、書込んだ内容を検査する時のデータ記憶方式に係る。

特に主クロックの書込み動作サイクル時に、書込データ
が一定時間保持されず変位してしまう場合、データが正
しく書込むことが出来なくなるレーシングにおけるレー
シングデータの検出及び記録方式に関する。

〔従　来　技　術〕

計算機システムの動作解析を行ったり、或いは計算機シ
ステムに誤υノ作が生じた場合、誤動作の原因を調べた
り、或いはプログラムやハードウェアのデバッグ等を行
う場合、前記ヒストリメモリにデータを書込み、書込ん
だ内容を読出し、主記憶の書込１ｎ報の履歴を観測する
場合がある。或いは、メモリそのものの書込・読出動作
が正常であるかどうかを調べるメモリ検査システムにお
いて、メモリに情報を書込み、読出したデータが期待さ
れるパターンとなるかを調べる場合もメモリの書込情報
の履歴を観測することが重要となる。

このようなメモリの履歴を調べる場合、メモリにデータ
を書込む動作において、クロックの書込みサイクルが完
了する以前に書込データを一定時間保持してセノトア、
ブクイムとホールドタイムを満足する必要がある。しか
し、計算機システムの主記憶においては、他の色々な原
因によりメモリにおける書込サイクルを満足することが
できず、書込データを書込パルスが入力される前後にお
いて、一定時間データを保持することができず、そのた
めデータがメモリに記↑、つされず無視されてしまうと
いうレーシング現象が起きる場合がある。

或いは、メモリの検査においてもメモリに書込むべきデ
ータの入力変化を推移させて被検査用のメモリが仕様を
満足する書込サイクルを持つかを調べる場合にもこのよ
うなレーシング現象が起きる。

しかし、従来、レーシングデータがいつ、どこで、どの
時間において、発生されたかどうかということを検出し
、記憶する手段を計算機システムそのものやＩＣテスタ
のシステムに組込むようなことはされていなかった。即
ち、計算機システムにおいて、メモリにデータを害込む
場合、クロックの書込みサイクルが完了する前後におい
て書込データを一定時間保持する必要があるが、充分デ
ータが保持されない場合には、そのデータをメモリに記
憶することはしなかったため、レーシングデータがいつ
、どこで起きたかという記録はなされないままになって
いた。

〔発明が解決しようとする問題点〕

このように従来のシステムにおいては、レーシングデー
タを検出し、記号、αする手段がないために、システム
の動作を解析したり、デバッグする時に必要となる履歴
情報からレーシング現象の有無を読取ることはできない
という問題が有った。従って、例えばこのようなレーシ
ングデータの発生がシステノ、の誤動作の原因となって
いる場合に、システムの間欠障害になって顕在化した誤
動作の原因が何であったかを判断することが非當に困難
になるという問題があった。

本発明はこのような従来のシステムの欠点を除去し、こ
のような短期間で変わってしまうデータがメモリに入力
され、その変化によってレーシングデータが発生した場
合、レーシングデータの、を食出を行い且つレーシング
データがあったことを記憶する計算機システムのレーシ
ングデータ検出殿溝を有するデータ記録方式を提供する
ものである。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、書込データ用信号
を入力し、指定されたアドレスに前記７込デ一タ信号を
主クロック書込み動作サイクルにより格納することを可
能にするメモリと、前記書込信号を入力し前記主クロッ
クの害込み動作サイクル間において少なくとも前記７込
信号の論理状態が変化したことを検出し、前記主クロッ
クの害込み動作サイクルの終了時に、前記論理変化の有
無に対応する論理を一時（釆持するレジスクデーク検出
回路と、前記論理変化の状態を示す一時保持された論理
を前記メモリに記ｔ２する手段を有し、レーシングデー
タを検出し前記メモリにレーシングの有無を示す論理を
記録していくことを特徴とする。

〔作　　　用〕

メモリにデータを書込む書込パルスの書込動作サイクル
の終了時に入力されるデータが例えば論理１から０に変
化してしまっているかどうかを検出し、検出された場合
には前記書込パルスの終了後前記論理変化を示す論理ｌ
を一時保持し、−時保持したレーシングデータ有りを示
す前記論理１をメモリのデータ書込時にメモリの特定領
域に書込むようにしている。

〔実　　施　　例〕

次に、本発明のレーシングデータ検出機構を有するデー
タ記録方式を図面を参照して説明する。

第１図は本発明のレーシングデータ検出機構を有するデ
ータ記録方式に基づくシステムの構成図である。

メモリｌはＲＡＭであり、書込データ線１０から入力さ
れる書込みデータをアドレス情報２０或いは書込・続出
制御信号２１に基づいて前記アドレスによって指定され
た番地に書込むことが可能である。

この場合、メモリ１に与えられるクロックは主クロック
１１であり、主クロックの立下がりパルスの期間書込デ
ータ１０が保持されている場合には、この書込データが
前記アドレスで指定された番地に正しく書込まれる。書
込データ線１０からメモリ１の各アドレスに逐次にデー
タを害込む場合には、主クロック１１は周期的なりロッ
クであり、第２図ｔａ＞に示すように立上りと立下りを
繰返す周期的な矩形波となる。そして、主クロックの各
サイクルにおいて、書込データが百込みデータ線１０か
ら与えられこの書込データが主クロック１１の立下がり
区間において変化せずに一定期間保持されているならば
主クロック１１の立上がり時には確実に指定されたアド
レスに書込まれることになる。すなわち、メモリ１に誤
動作がなければ各サイクルにおいて、書込データが順番
に指定されたアドレスに書込まれる。しかし、主クロ。

りの立下がり区間の終りにおいて書込データ線１０の書
込データが変化してしまう場合には、レーシングが発生
し書込もうとするデータがメモリ１に正確に書込まれず
除去されてしまうことがある。この除去されたデータが
レーシングデータであり、レーシングデータが発生され
たかどうかを検出する回路がレーシングデータ検出回路
３である。レーシングデータ検出回路３は前記メモリ１
に入力される書込データを入力するために、書込データ
線１０に接続され、メモリ１に入力されている前記主ク
ロックを入力し、さらに主クロックに同期し前記主クロ
ックよりも高速な副クロック１３を入力している。そし
て、レーシングデータが検出されたかどうかを示す論理
を出力線１４に出力し、レーシングデータ検出の有無を
表すその論理をメモリ１の特定領域に害込む。そのため
メモリ１に前記出力線１４が接続されている。すなわち
メモリ１に書込むデータはメモリの入力部とデータ検出
回路３に入る。主クロック１１はレーシングデータ検出
回路３とメモリ１に入力されるが、それとは独立の周期
の短い副クロック１３によってもレーシングデータ検出
回路３が動作される。また、レーシングデータ検出回路
３で検出されたレーシングデータの有無を表す論理はメ
モリのデータ書込時にレーシングデータを示す特定領域
に同時に書込まれる。第２図ｆａｎ、　（ｂ）は主クロ
ック１１とレーシングデータ検出回路３に入力される副
クロック１３のクロックタイミングを示めす。

このような本発明のシステムは、メモリ１にデータを書
込む場合、データの書込サイクルにおいて書込動作の終
了をまたずに書込データが変ってしまった場合、メモリ
１に記憶されずに除去されるレーシングデータの存在を
レーシングデータ検出回路３によって検出する。

前記レーシングデータ検出回路３の構成は第３図に示さ
れている。第３図のレーシングデータの検出回路の実施
例において主クロ・ツクは第２図（ａｌに示すような矩
形波であり、前記主クロックサイクルに比べて短周期の
すなわち周波数の高い副クロックサイクルは第２図（ｂ
）に示すような矩形波である。前記主クロ７り及び副ク
ロックは第３図においては、それぞれ１１及び１３から
入力されている。主クロック１１はメモリ１の書込みの
パルス信号として動作するためにメモリ１に入力され、
同時に、レーシングデータ検出回路３においては反転回
路３１に入力される。反転回路３１の出力は副クロック
１３と共にアンドゲート３２に入力される。アンド回路
３２の出力は第１と第２のデータラッチ用レジスタ３３
，３４．　　と判定結果用レジスタ３５のラッチ用のク
ロックとして働く。

第１のデータラッチ用レジスタ３３の入力はメモリ１の
書込みデータであり、従って第１図の書込データ線１０
に接続されている。第１のデータラッチ用レジスタ３３
の出力は第２のデータラッチ用レジスタ３４の入力にカ
スケードに接続され、また、反転回路３６の入力にも接
続されている。

反転回路３６の出力及び前記第２のデータラッチ用レジ
スタ３４の出力及び前記主クロック１１はアンドゲート
３７の入力に接続され、前記アンドゲート３７の出力は
前記判定結果用レジスタ３５の入力に接続されている。

判定結果用レジスタ３５の出力はレーシングデータ検出
回路３の出力線１４であり、第１図のメモリ１の入力に
接続されている。

次に第３図のレーシングデータ検出回路の動作について
説明する。主クロック１１は第２図（ａ）に示すように
各サイクルの終わりにおいて立下がりパルスとなる。従
って反転回路３１に主クロック１１が入力されると各サ
イクルの前半の立上がり区間即ち論理１である間は反転
回路３１の出力は０となり、そのため、アンド回路３２
の出力がＯとなるから、副クロック１３は前記３つのレ
ジスタ３３．３４及び３５に入力されず従ってデータは
保持状態となる。主クロック１１の各サイクルの後半に
おいては、第２図（ｎ）に示すように論理Ｏに落ちる区
間があり、この立下がり区間がメモリ１の書込パルスと
なる。主クロック１１が論理０になる期間は反転回路３
１の出力は論理１となり、従ってアンド回路３２の出力
は副クロック１３と同じになる。前記副クロック１３は
第２図（ｂ）のような高速な矩形波がアンド回路３２の
出力に現れ、レジスタ３３．３４および３５のセット用
のクロックとして励（ことになる。従って、主クロノク
１１が立下がった次の副クロックの立上がり１３０のエ
ツジにおいて、書込データ１０が第１のデータラッチ用
レジスタ３３にセットされる。そして、次の立上がり１
３１において第２のデータラッチ用レジスタ３４に転送
される。例えば、第１のデータラッチ用レジスタ３３に
書込データ線１０から論理１が入力され、主クロックの
立下がりから次の副クロックの立下がり１３０において
、前記論理１を第１のデータラッチ用レジスタ３３にセ
ットし、そのつぎの立上がり１３１において第２のデー
タラッチ用レジスタ３４に転送されるとすれば、第２の
データラッチ用レジスタ３４には論理１がセットされる
ことになる。この間、主クロックは論理０である。デー
タラッチ用レジスタ３４に１がセットされる時、同じク
ロックの立上がり１３１において、前記第１のデータラ
ッチ用レジスタ３３には書込データ線１０からの論理を
セットすることになる。これがもし、同じ論理１である
場合には、レジスタ３３．３４は共に１であるから反転
回路３６の出力はＯとなり、３７のアンドゲートの出力
は０となり、次の副クロックの立上がり１３２において
、第３の判定結果用レジスタ３５には論理０がセットさ
れることになる。この論理０は、レーシングがないこと
を意味し、レーシング無しを示す論理Ｏが出力線１４を
介してメモリ１の適当なアドレスの番地に格納されるこ
とになる。ところが、もし主クロック１０が立下がった
後人の次の副クロックの立上がり１３１で第２のデータ
ラッチ用レジスタ３４に論理１が移され、同時に第１の
データラッチ用レジスタ３３に書込データ線１０から前
記論理１と異なる論理Ｏが入力された場合に、データラ
ッチ用レジスタ３３にはデータラッチ用レジスタ３４の
論理１と異なる論理０がセットされることになる。

これは、主クロックサイクルの立下がりパルスの前半に
おいて、メモリ１０に入力される書込データが１からＯ
に変化することを意味する。

しかし、この時には、主クロック１１はまだ論理Ｏであ
るから、アンド回路３７の出力はＯとなり、判定結果用
レジスタ３５には論理０が副クロックの立上りエッヂ１
３２でセットされて、レーシングデータ無しの情報がメ
モリ１に出力線１４を介して入力されることになる。

論理１が第３の判定結果用レーシング３５にセットされ
る条件は実は主クロック１１が立下りのパルス区間を終
って立上がった次の副クロックの立上がり１３４である
から、この立上がり１３４の直前において第２のデータ
ラッチ用レジスタ３４が論理１であり、第１のデータラ
ッチ用レジスタ３３が論理０の場合である。すなわち、
主クロック１１の立上りの直前の副クロック１３の立上
り１３３においてレジスタ３３と３４の内容が０．１と
なるようにセットされ、主クロック１１が立上ってから
アンド回路３７の入力が全て１となり、その出力が論理
１となって副クロックの立上り１３４によってレジスタ
３５に論理１がセットされる。従って、確実にレーシン
グデータが生じる区間は非常に短いと考えられ、主クロ
ック１１の立上がりの１つ前の副クロックの立上がり１
３３時にレジスタ３４に論理１がセットされ、レジスタ
３３に論理Ｏがセットされた場合である。

この時に、次の副クロック１３の立上り１３・１でレジ
スタ３５が論理１となってレーシングデータ有りの状態
を示す論理１が出力線１４を介してメモリｌに書込まれ
ることになる。ここで、副クロック１３の立上り１３４
は主クロックが論理１になるとレジスタ３５に入力され
ないことになるが、反転回路３１の遅延時間が主クロッ
クの立上り１３４までの時間ｔｏよりわずかに長ければ
、副クロックの立上り１３４はレジスタ３５に入力され
る。

以上をまとめると、主りロノクサ・イクルに比して、短
周期の副クロックサイクルで制御される３３．３４．３
５の各レジスタにおけるデータの遷移及びレジスタ内の
データの変位は次の通りである。まずレジスタ３３に格
納されたデータは次の副クロックのサイクルでレジスタ
３４に伝わる。

データが変位するとレジスタ３３のデータが変わる。こ
の時、主クロックのメモリに対する実際の害込み点まで
到達していなければ、データがメモリの書込サイクル中
充分に保持されていなかったことになり、その条件のも
とにレジスタ３５がセットされる。従って、このように
メモリの書込みサイクル中充分に保持されていなかった
データの発生が検出できる。

〔発明の効果〕

このように、本発明は計算機システムの誤動作の原因と
もなるレーシングデータの発生を検出し、発生されたこ
とを示す論理を記録することを可能とすることにより計
算機システムの動作解析或いはデバッグ等を容易にする
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明のレーシングデータ検出機構を有するデ
ータ記録方式に基づくシステムの構成図、第２図（ａ）
、　ｆｂ）はそれぞれ主クロック及び副クロックのタイ
ミングチャート、 第３図はレーシングデータ検出回路の詳細な実施例であ
る。 １・・・メモリ、 ２・・・メモリ制御回路、 ３・・・レーシングデータ検出回路、 １０・・・書込データ線、 １１・・・主クロック、 １３・・・副クロック、 １４・・・レーシングデータ検出回路の出力線、３１．
３６・・・反転回路、 ３２．３７・・・アンド回路、 ３３．３４・・・データラッチ用レジスタ、３５・・・
判定結果用レジスタ。

Claims (2)

【特許請求の範囲】
1. （１）主クロックの書込み動作サイクルにより書込みデ
   ータをメモリに格納する際に、 前記書込データ信号の入力時に前記主クロックのパルス
   のパルス区間においてメモリ書込み以前に前記書込デー
   タ信号の論理状態が変化したことを検出し、前記主クロ
   ックのパルスの終了時に、前記論理変化の有無に対応す
   る論理を出力するレジスタデータ検出回路と、 前記論理変化の状態を示す論理を前記メモリに記憶する
   手段を有し、 レーシングデータを検出し前記メモリにレーシングデー
   タの有無を示す論理を記録していくことを特徴とするレ
   ーシングデータ検出機構を有するデータ記録方式。
2. （２）前記レーシングデータ検出回路は、前記主クロッ
   ク信号を入力し前記主クロックの前記パルス期間に立上
   がりと立下がりを数回繰返す前記主クロックよりも周期
   の短い副クロック信号により動作し、 前記主クロックが前記パルス期間にある間、前記書込デ
   ータ信号を前記幅クロックのパルスによりセットする第
   １のデータラッチ用レジスタと、前記第１のデータラッ
   チ用レジスタにセットされた内容を次の副クロックのパ
   ルスでセットする第２のデータラッチ用レジスタと、 前記主クロックの前記パルス期間の最終において、前記
   第１と第２データラッチ用レジスタの論理が異なる場合
   に論理が異なることをセットする判定結果用レジスタと
   、 前記各レジスタのセット条件を制御する制御手段とを有
   することを特徴とする特許請求の範囲第１項記載のレー
   シングデータ検出機構を有するデータ記録方式。