JPS63268002A - プログラマブルコントロ−ラ - Google Patents

プログラマブルコントロ−ラ

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JPS63268002A
JPS63268002A JP62101739A JP10173987A JPS63268002A JP S63268002 A JPS63268002 A JP S63268002A JP 62101739 A JP62101739 A JP 62101739A JP 10173987 A JP10173987 A JP 10173987A JP S63268002 A JPS63268002 A JP S63268002A
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cpu
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JP62101739A
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Kazuhide Ashida
和英 芦田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Priority to KR8804554A priority patent/KR920000419B1/ko
Priority to AU15113/88A priority patent/AU580484B1/en
Priority to DE3813980A priority patent/DE3813980C2/de
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Program-control systems
    • G05B19/02—Program-control systems electric
    • G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/058—Safety, monitoring

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は鉄鋼、製紙プラント、公共システム、自動車製
造など産業用システム制、御に使用されるプログラマブ
ルコントローラにかかり、特にその命令実行モニタ方式
に関するものである。
（従来の技術） ラダーダイアグラムによってプログラミングされるシー
ケンスプログラムの一例を第３図に示す。
また通常のプログラマブルコントローラ（以下ＰＣと呼
ぶ）の系統図を第４図に示す。ＰＣプログラミングおよ
び実行の監視には第３図に対応するグラフィック表示を
持つプログラマが使用される。
グラフィック表示では、接点またはコイルでオンしてい
るものは高輝度或いは色を変えて表示され、また左側の
母線から右端のコイルに向けて電流の通る経路が高輝度
表示され、命令の実行状態や出力を成立させている条件
が目視で確認できるようにしている。
このような表示を実行するためには、−命令の実行ごと
にその命令の使用しているオペランドデバイス（リレー
やコイル）のオンオフ情報と、その命令への入力とデバ
イスの状態で決定される出力のオンオフ情報をＣＰＵが
蓄積しておく必要がある。
これらのビット情報はＰＣのメモリに格納されるとき、
メモリの使用効率を上げるためにワードの先頭からビッ
ト単位で順に詰めて格納される。
上記の処理はＣＰｔＪのソフトウェアにより実行される
が、通常のＣＰＵにはビット操作命令がないので、シフ
ト処理や論理演算の組み合せで実現している。従ってこ
の処理は第５図のフローチャートに示すようにかなり複
雑となり、特に１つのワードのメモリが一杯になって次
のワードへ移るときなどに演算回数が多くなる。また−
命令の実行ごとにこの処理が行われるので、モニタ中の
プログラムの実行はモニタされていない時に比較してか
なり遅くなる。
近年ＰＣはますます高度のデータ処理能力、数値演算能
力および高速なシーケンス演算処理能力が求められてき
ているが、汎用のＣＰＵは数値やデータの演算は速いが
シーケンス命令の実行が遅く、従ってシーケンス演算に
は専用のＣＰＵを使用した方が処理時間が短くなる。
このためオペレーティングシステムの実行や数値および
データの処理のためのマスタＣＰＵと、ラダーダイアグ
ラムなどで表現されるシーケンスプログラムの実行のた
めのスレーブＣＰＵとに処理を分担させ、それらを必要
に応じて時分割で使用するｐｃが出現している。
（発明が解決しようとする問題点） しかし、このようなＰＣにおいても、モニタ時には一命
令ごとにスレーブＣＰＵがマスタＣＰＵに割込みを行っ
て、実行した命令の出力やデバイスのオンオフ情報を読
取ってもらっているので、モニタを行うときは実行速度
が格段に遅くなるという問題がある。
本発明はシステム処理用のマスタＣＰＵとシーケンス演
算用のスレーブＣＰＵを持つプログラマブルコントロー
ラにおいて、命令実行モニタ時のマスタＣＰＵの負荷を
軽減させ、モニタ中でもプログラムの処理を高速で行え
るようにした合理的なプログラマブルコントローラを提
供することを目的としている。
〔発明の構成〕
（問題点を解決するための手段および作用）本発明は、
シーケンス演算用スレーブＣＰＵの内部に命令実行モニ
タ時にデバイスのオンオフ情報を格納するステータスレ
ジスタと、命令の出力を格納するりザルトレジスタと、
モニタ動作中であることを示すフリップフロップ（以下
Ｆ／Ｆと呼ぶ）と、モニタした命令数を数えるカウンタ
を設け、Ｆ／Ｆがセットされている間、命令の実行ごと
に出力とデバイスのオンオフ情報を各レジスタに格納す
ると共にカウンタをインクリメントさせ、カウンタのカ
ウント値が所定値に達したときマスタＣＰＵに上記２つ
のレジスタ内の情報を読取らせ、所定の数のシーケンス
を一括してマスクＣＰＵにモニタさせることによりマス
タＣＰＵのモニタ処理に要する負荷を軽減させ、モニタ
時のプログラムの実行速度の低下を防止するものである
。
（実施例） 本発明の一実施例を第１図に示す。
第１図において、１はスレーブＣＰＵ、１１は命令実行
回路、１２はデバイスのオンオフ情報を格納するステー
タスレジスタ、１３は命令の出力格納するりザルトレジ
スタ、１４はモニタ命令数をカウントするカウンタ、１
５はモニタ実行中を示すＦ／Ｆである。
また２はマスタＣＰＵ、３はＰＣ内のシステムバス、４
はプログラム実行用のＲＡＭ、５はＰＣのシステムプロ
グラムを格納するＲＯＭ、６はユーザプログラム格納用
メモリ、７はＰＣのＩｌｏである。
ステータスレジスタ１２、リザルトレジスタ１３はそれ
ぞれシフトレジスタ構成になっており、入力には命令実
行回路１１からデバイスのオンオフ情報および命令の出
力が入力される。
Ｆ／Ｆ　１５がセットされていると、上記２つのレジス
タ１２．１３とカウンタ１４にはクロック入力として命
令実行回路１１から命令実行パルスが与えられ、命令の
実行ごとにシフトレジスタの内容がシフトされ、各ビッ
ト情報が時系列的に蓄積されると共にカウンタ１４は順
次インクリメントして行く。
カウンタ１４はレジスタのビット幅だけカウントアツプ
すると、最上位の桁に桁上がりを発生し、この桁上り信
号がマスクＣＰＵ２への割込信号として使用される。
マスクＣＰｔＪ２は割込信号が入力されると各レジスタ
の内容を読み取り、この読み取り動作によってカウンタ
１４はリセットされ、割込信号もリセットされて次の命
令からのモニタが可能となる。
このときのマスタＣＰＵの処理手順を第２図のフローチ
ャートに示すが、マスタＣＰＵがビット演算を行ってモ
ニタ処理を実行する従来の第５図に比較して、処理が格
段に簡略化されている。
また第５図の処理は１つの命令ごとに行わねばならない
のに対して、第２図の処理は複数の命令ごとに１回だけ
で良く、処理時間は大幅に短縮される。
なおスレーブＣＰＵでの処理は命令の実行と同時に並行
して行われるので、実質的に処理時間は変化しない。
〔発明の効果〕
以上説明したように本発明のプログラマブルコントロー
ラは、シーケンス演算用スレーブＣＰ　Ｕの内部に命令
実行モニタ用のレジスタおよびカウンタを設け、命令実
行時のモニタ対象となるビット情報を、モニタ処理を行
うマスクＣＰＵの処理しやすい形に変換して渡すと共に
、その処理の頻度を減らすことにより、命令実行モニタ
時におけるマスタＣＰＵの負荷を大幅に軽減させ、命令
実行モニタ時のプログラムの実行速度の低下を防止する
ことができる。
【図面の簡単な説明】
第１図は本発明によるプログラマブルコントローラの一
実施例を示す系統図、第２図は本発明によるプログラマ
ブルコントローラのモニタ処理の手順を示すフローチャ
ート、第３図はシーケンスプログラムのモニタ表示の一
例を示す図、第４図は従来のプログラマブルコントロー
ラの構成を示す系統図、第５図は従来のプログラマブル
コントローラのモニタ処理の手順を示すフローチャート
である。 １・・・スレーブＣＰＵ １１・・・命令実行回路 １２・・・ステータスレジスタ １３・・・リザルトレジスタ １４・・・カウンタ １５・・・モニタＦ／Ｆ ２・・・マスタＣＰＵ ３・・・システムバス ４・・・プログラム実行用ＲＡＭ ５・・・システムプログラムＲＯＭ ６・・・ユーザプログラムメモリ ７・・・ｌ１０ （８７３３）　　代理人　弁理士　猪　股　祥　晃（ほ
か１名）第１図 第２図 第３図 第４図

Claims (1)

    【特許請求の範囲】
  1. システム処理を行うマスタＣＰＵとシーケンス命令の実
    行を行うスレーブＣＰＵを有するプログラマブルコント
    ローラにおいて、シーケンス命令の実行をモニタすると
    きシーケンス命令の接点情報および命令出力をビット情
    報として記憶するそれぞれのレジスタと、モニタしたシ
    ーケンス命令の数をカウントするカウンタを設け、上記
    カウンタのカウント値が所定値に達するごとに上記記憶
    したビット情報を上記マスタＣＰＵを介して一括してモ
    ニタすることを特徴とするプログラマブルコントローラ
    。
JP62101739A 1987-04-27 1987-04-27 プログラマブルコントロ−ラ Expired - Lifetime JPH0827645B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP62101739A JPH0827645B2 (ja) 1987-04-27 1987-04-27 プログラマブルコントロ−ラ
US07/183,991 US4961131A (en) 1987-04-27 1988-04-20 Programmable controller
KR8804554A KR920000419B1 (en) 1987-04-27 1988-04-22 Programmable controller
AU15113/88A AU580484B1 (en) 1987-04-27 1988-04-22 Programmable controller
DE3813980A DE3813980C2 (de) 1987-04-27 1988-04-26 Programmierbare Steuereinrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62101739A JPH0827645B2 (ja) 1987-04-27 1987-04-27 プログラマブルコントロ−ラ

Publications (2)

Publication Number Publication Date
JPS63268002A true JPS63268002A (ja) 1988-11-04
JPH0827645B2 JPH0827645B2 (ja) 1996-03-21

Family

ID=14308623

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62101739A Expired - Lifetime JPH0827645B2 (ja) 1987-04-27 1987-04-27 プログラマブルコントロ−ラ

Country Status (5)

Country Link
US (1) US4961131A (ja)
JP (1) JPH0827645B2 (ja)
KR (1) KR920000419B1 (ja)
AU (1) AU580484B1 (ja)
DE (1) DE3813980C2 (ja)

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