JPS63276237A - 基板へのｉｃボンディング方法 - Google Patents
基板へのｉｃボンディング方法Info
- Publication number
- JPS63276237A JPS63276237A JP62112069A JP11206987A JPS63276237A JP S63276237 A JPS63276237 A JP S63276237A JP 62112069 A JP62112069 A JP 62112069A JP 11206987 A JP11206987 A JP 11206987A JP S63276237 A JPS63276237 A JP S63276237A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- conductive adhesive
- substrate
- jig
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by conductive adhesives
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板上への半導体装置のボンディング方法に関
する。
する。
従来ＩＣを基板上にフェイスダウンボンディングする実
装構造において、駆動ＩＣに突起電極をＩＣの入出力端
子群上に形成し、導電性接着剤を介して、基板上の接続
端子群に７エイスダウンポンデイングする方法が実用化
されている。
装構造において、駆動ＩＣに突起電極をＩＣの入出力端
子群上に形成し、導電性接着剤を介して、基板上の接続
端子群に７エイスダウンポンデイングする方法が実用化
されている。
第９図は、従来例を示す説明図である。第９図において
ＩＣチップ２０１上に接続端子２０２、突起電極２１９
が形成されていて、導電性接着剤２０６を介して、基板
２０６上に形成された基板配線２０７上に、ＩＣはフェ
イスダウンボンディングされている。この突起電極２１
９は、Ａｕ又はＣｕで形成されており、高さは５０μ程
度ある。
ＩＣチップ２０１上に接続端子２０２、突起電極２１９
が形成されていて、導電性接着剤２０６を介して、基板
２０６上に形成された基板配線２０７上に、ＩＣはフェ
イスダウンボンディングされている。この突起電極２１
９は、Ａｕ又はＣｕで形成されており、高さは５０μ程
度ある。
したがって、ボンディングによるダメージは、突起電極
２１９により吸収され、ＩＣＣチック０１のエツジ２０
８と基板２０６上の基板配線２０７との短絡はない。
２１９により吸収され、ＩＣＣチック０１のエツジ２０
８と基板２０６上の基板配線２０７との短絡はない。
しかしながら、一般に販売されているＩＣにおいては突
起電極の形成はされておらず、従って、突起電極の形成
工程を行なう必要が生じ、突起電極を形成する事により
ＩＣコストが上昇した一本発明の目的は、かかる点に着
目し、ＩＣに突起電極を形成せずに、導電性接着剤を介
して基板にＩＣをフェイスダウンボンディングすること
を提供するものである。
起電極の形成はされておらず、従って、突起電極の形成
工程を行なう必要が生じ、突起電極を形成する事により
ＩＣコストが上昇した一本発明の目的は、かかる点に着
目し、ＩＣに突起電極を形成せずに、導電性接着剤を介
して基板にＩＣをフェイスダウンボンディングすること
を提供するものである。
上記目的を達成するために、ＩＣチップの外部との接続
端子部分に、ＩＣチップの接続端子に対応した突起のあ
る治具を用いて、導電性接着剤が転写されたＩＣチップ
を基板にフェイスダウンボンディングする。又、基板上
の配線群とＩＣチップのエツジ部分との短絡を防ぐため
、ＩＣウェハー状態ニて、ＩＣのスクライブライン部分
をエツチング又は、ハーフダイシング後、ＩＣのエツジ
部分に絶縁膜を形成し、ダイシング及びチッピングを行
う。前記絶縁膜は、ブロービング及び、フェイスダウン
ボンディングによるダメージを吸収する絶縁膜構造とし
て、下層を有機系絶縁膜、上層を無機系絶縁膜の２層構
造とし、前記絶縁膜にスルーホールを形成し、ＩＣとス
ルーホールを通して電気的接続をとる外部との接続端子
を有する配線層を絶縁膜上に形成する。
端子部分に、ＩＣチップの接続端子に対応した突起のあ
る治具を用いて、導電性接着剤が転写されたＩＣチップ
を基板にフェイスダウンボンディングする。又、基板上
の配線群とＩＣチップのエツジ部分との短絡を防ぐため
、ＩＣウェハー状態ニて、ＩＣのスクライブライン部分
をエツチング又は、ハーフダイシング後、ＩＣのエツジ
部分に絶縁膜を形成し、ダイシング及びチッピングを行
う。前記絶縁膜は、ブロービング及び、フェイスダウン
ボンディングによるダメージを吸収する絶縁膜構造とし
て、下層を有機系絶縁膜、上層を無機系絶縁膜の２層構
造とし、前記絶縁膜にスルーホールを形成し、ＩＣとス
ルーホールを通して電気的接続をとる外部との接続端子
を有する配線層を絶縁膜上に形成する。
以下に本発明の実施例を図面に基づいて詳述する。第１
図乃至第８図は、本発明に係わる実施例の説明図であり
、まず本発明の第１実施例について説明する。第１図は
、治具臼５上に形成された導電性接着剤６上に、ＩＣチ
ップ上の接続端子２を位置合わせした様子を示し、第２
図は、接続端子２上に導電性接着剤６が治具臼５によっ
て転写された様子を示し、導電性接着剤６が形成された
ＩＣチップ１を基板６へ位置合わせしている様子を示し
ている。第１図において、治具臼５の先端に導電性接着
剤６を形成する方法は、第３図において、治具口４上に
導電性接着剤６を均一に塗布した後、治具口４と治具臼
５はノ１メ込み式になっているため、治具口４を治具臼
５を土台として押し下げることにより、第１図に示した
ように、治具臼５の先端に導電性接着剤６を形成するこ
とができる。第４図は、上記に記した導電性接着剤３が
転写されたＩＣチップ１を基板６上に形成された基板配
線７にフェイスダウンボンディングした実施例である。
図乃至第８図は、本発明に係わる実施例の説明図であり
、まず本発明の第１実施例について説明する。第１図は
、治具臼５上に形成された導電性接着剤６上に、ＩＣチ
ップ上の接続端子２を位置合わせした様子を示し、第２
図は、接続端子２上に導電性接着剤６が治具臼５によっ
て転写された様子を示し、導電性接着剤６が形成された
ＩＣチップ１を基板６へ位置合わせしている様子を示し
ている。第１図において、治具臼５の先端に導電性接着
剤６を形成する方法は、第３図において、治具口４上に
導電性接着剤６を均一に塗布した後、治具口４と治具臼
５はノ１メ込み式になっているため、治具口４を治具臼
５を土台として押し下げることにより、第１図に示した
ように、治具臼５の先端に導電性接着剤６を形成するこ
とができる。第４図は、上記に記した導電性接着剤３が
転写されたＩＣチップ１を基板６上に形成された基板配
線７にフェイスダウンボンディングした実施例である。
次に本発明の第２実施例について説明する。第５図は、
ＩＣウェハー１０の説明図であり、各ＩＣは、スクライ
ブライン９により区切られている。通常ＩＣウェハーは
、スクライブライン９に沿ってダイシングした後、チッ
ピングを行ない、ＩＣチップ１単体とする。上記のよう
なＩＣチップ１において、フェイスダウンボンディング
する場合−１しばしばＩＣチップのエツジ８と基板６又
は基板配線７との接触が起こり短絡しやすい。そこで、
本発明においては、フォトエツチング工程によｔ）ＩＣ
ウェハー１０のスクライブライン９部分を適当量エツチ
ング又は、ノ１−フダイシングしたのち、第６図に示す
よ５に、スクライブラインエツチング後ウェハー又はハ
ーフダイシング後ウェハーである加エウェノ５−１１上
のＩＣチップのエツジ部分及びその他必要な部分に絶縁
膜１４を形成しダイシング及びチッピングを行なう。第
７図は、ＩＣチップのエツジ部分及びその他必要な部分
に絶縁膜が形成されたスクライブラインエツチング後、
又はハーフダイシング後の加工ＩＣチップ１３が基板６
上の基板配線７に導電性接着剤６を介してフェイスダウ
ンボンディングされている実施例である。
ＩＣウェハー１０の説明図であり、各ＩＣは、スクライ
ブライン９により区切られている。通常ＩＣウェハーは
、スクライブライン９に沿ってダイシングした後、チッ
ピングを行ない、ＩＣチップ１単体とする。上記のよう
なＩＣチップ１において、フェイスダウンボンディング
する場合−１しばしばＩＣチップのエツジ８と基板６又
は基板配線７との接触が起こり短絡しやすい。そこで、
本発明においては、フォトエツチング工程によｔ）ＩＣ
ウェハー１０のスクライブライン９部分を適当量エツチ
ング又は、ノ１−フダイシングしたのち、第６図に示す
よ５に、スクライブラインエツチング後ウェハー又はハ
ーフダイシング後ウェハーである加エウェノ５−１１上
のＩＣチップのエツジ部分及びその他必要な部分に絶縁
膜１４を形成しダイシング及びチッピングを行なう。第
７図は、ＩＣチップのエツジ部分及びその他必要な部分
に絶縁膜が形成されたスクライブラインエツチング後、
又はハーフダイシング後の加工ＩＣチップ１３が基板６
上の基板配線７に導電性接着剤６を介してフェイスダウ
ンボンディングされている実施例である。
最後に本発明の第３実施例について説明する。
ＩＣを基板にフェイスダウンボンディングする場合、又
はグローピングする場合ＩＣへの機械的ダメージは大き
いのでダメージを何らかの方法で吸収させる必要がある
。第９図においての従来例では、突起電極２１９がある
程度ボンディングによるダメージ吸収の役目をしていた
。本発明では、ＩＣチップ上の絶縁膜構造として、第８
図に示すように有機系絶縁膜１７、無機系絶縁膜１８の
２層構造の絶縁膜とし、前記２層構造の絶縁膜にフォト
エツチング工程によりスルーホール１６を形成し、前記
スルーホール１６を通して、接続端子２と電気的接続を
取る絶縁膜上の接続端子１５を形成する。上記２層絶縁
膜構造のＩＣチップを基板にフェイスダウンボンディン
グする場合、２層の絶縁膜が、ＩＣ測定時のブロービン
グによるダメージ、及びボンディングによるダメージを
十分に吸収する。
はグローピングする場合ＩＣへの機械的ダメージは大き
いのでダメージを何らかの方法で吸収させる必要がある
。第９図においての従来例では、突起電極２１９がある
程度ボンディングによるダメージ吸収の役目をしていた
。本発明では、ＩＣチップ上の絶縁膜構造として、第８
図に示すように有機系絶縁膜１７、無機系絶縁膜１８の
２層構造の絶縁膜とし、前記２層構造の絶縁膜にフォト
エツチング工程によりスルーホール１６を形成し、前記
スルーホール１６を通して、接続端子２と電気的接続を
取る絶縁膜上の接続端子１５を形成する。上記２層絶縁
膜構造のＩＣチップを基板にフェイスダウンボンディン
グする場合、２層の絶縁膜が、ＩＣ測定時のブロービン
グによるダメージ、及びボンディングによるダメージを
十分に吸収する。
以上の説明で明らかなように、本発明によれば、治具凸
部に形成された導電性接着剤を転写したＩＣチップをフ
ェイスダウンボンディングすることにより、ＩＣに突起
電極の形成は必要でなくなるので、ＩＣコストが下がり
、又、ＩＣ上の絶縁膜を下層有機系絶縁膜、上層無機系
絶縁膜の２層構造にすることにより、ＩＣの平坦化が行
なわれ、上層の無機系絶縁膜により機械的強度が太き（
なっ−Ｃ１グローピング及び、ボンディングによるダメ
ージを十分に吸収する等の効果がある。
部に形成された導電性接着剤を転写したＩＣチップをフ
ェイスダウンボンディングすることにより、ＩＣに突起
電極の形成は必要でなくなるので、ＩＣコストが下がり
、又、ＩＣ上の絶縁膜を下層有機系絶縁膜、上層無機系
絶縁膜の２層構造にすることにより、ＩＣの平坦化が行
なわれ、上層の無機系絶縁膜により機械的強度が太き（
なっ−Ｃ１グローピング及び、ボンディングによるダメ
ージを十分に吸収する等の効果がある。
第１図乃至第４図は本発明の第１実施例を示し、第１図
は導電性接着剤を形成した治具とＩＣチップの位置関係
を示す説明図、第２図は接続端子に導電性接着剤を塗布
したＩＣチップと基板の位置関係を示す説明図、第３図
は治具の状態を示す説明図、第４図は基板にＩＣチップ
を取付けた状態を示す説明図であり、第５図乃至第７図
は本発明の第２実施例を示し、第５図はＩＣウェハーの
状態を示す説明図、第６図は加工ウェハーの状態を示す
説明図、第７図は基板上にＩＣチップをボンディングし
た状態を示す説明図であり、第８図は本発明の第３実施
例を示す説明図、第９図は従来のボンディング状態を示
す説明図である。 １・・・・・・ＩＣチップ、 ２・・・・・・接続
端子、３・・・・・・導電性接着剤、 ４・・・・・・
治具口、５・・・・・・治具凸、 ６・・・・
・・基板、７・・・・・・基板配線、 １４・・
・・・・絶縁膜、１５・・・・・・絶縁膜上の接続端子
、１７・・・・・・有機系絶縁膜、 １８・・・・・・無機系絶縁膜。 第１図 り
は導電性接着剤を形成した治具とＩＣチップの位置関係
を示す説明図、第２図は接続端子に導電性接着剤を塗布
したＩＣチップと基板の位置関係を示す説明図、第３図
は治具の状態を示す説明図、第４図は基板にＩＣチップ
を取付けた状態を示す説明図であり、第５図乃至第７図
は本発明の第２実施例を示し、第５図はＩＣウェハーの
状態を示す説明図、第６図は加工ウェハーの状態を示す
説明図、第７図は基板上にＩＣチップをボンディングし
た状態を示す説明図であり、第８図は本発明の第３実施
例を示す説明図、第９図は従来のボンディング状態を示
す説明図である。 １・・・・・・ＩＣチップ、 ２・・・・・・接続
端子、３・・・・・・導電性接着剤、 ４・・・・・・
治具口、５・・・・・・治具凸、 ６・・・・
・・基板、７・・・・・・基板配線、 １４・・
・・・・絶縁膜、１５・・・・・・絶縁膜上の接続端子
、１７・・・・・・有機系絶縁膜、 １８・・・・・・無機系絶縁膜。 第１図 り
Claims (1)
- （１）基板にＩＣをフェイスダウンボンディングする実
装方法において、ＩＣチップの外部との接続端子位置に
対応した突起のある治具の該突起部分に導電性接着剤を
形成し、前記治具により前記ＩＣチップの接続端子部に
導電性接着剤を転写し、該導電性接着剤が転写された前
記ＩＣチップを基板へフェイスダウンボンディングする
ことを特徴とする基板へのＩＣボンディング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112069A JPS63276237A (ja) | 1987-05-08 | 1987-05-08 | 基板へのｉｃボンディング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62112069A JPS63276237A (ja) | 1987-05-08 | 1987-05-08 | 基板へのｉｃボンディング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276237A true JPS63276237A (ja) | 1988-11-14 |
Family
ID=14577284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62112069A Pending JPS63276237A (ja) | 1987-05-08 | 1987-05-08 | 基板へのｉｃボンディング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0363929U (ja) * | 1989-10-23 | 1991-06-21 | ||
| US5480834A (en) * | 1993-12-13 | 1996-01-02 | Micron Communications, Inc. | Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent |
-
1987
- 1987-05-08 JP JP62112069A patent/JPS63276237A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0363929U (ja) * | 1989-10-23 | 1991-06-21 | ||
| US5480834A (en) * | 1993-12-13 | 1996-01-02 | Micron Communications, Inc. | Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent |
| US5663598A (en) * | 1993-12-13 | 1997-09-02 | Micron Communications, Inc. | Electrical circuit bonding interconnect component and flip chip interconnect bond |
| US5804876A (en) * | 1993-12-13 | 1998-09-08 | Micron Communications Inc. | Electronic circuit bonding interconnect component and flip chip interconnect bond |
| US6114239A (en) * | 1993-12-13 | 2000-09-05 | Micron Communications, Inc. | Electronic circuit bonding interconnect component and flip chip interconnect bond |
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