JPS63280367A - マルチポ−トメモリコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、マルチボートメモリコントローラ。

特にメモリを共有するマルチＣＰＵシステムにおけるマ
ルチボートメモリコントローラに関するものである。

［従来の技術］ 第２図および第３図は１例えば保坂岩雄著、オ〜ム社発
行「データ通信システム入門」、第１１８頁等に記載さ
れた回線制御等で用いられるポーリングセレクション方
式をマルチボートメモリの調停制御に用いた従来のマル
チボートメモリコントローラの構成図である。

第２図はマルチボートメモリコントローラの位置付を示
したマルチＣＰＵシステムの構成の一例を示す構成図で
ある１図において、（１）はＣＰＵ群であって、ｃｐｕ
＋、ｃｐｕ２＋・・−、ｃｐｕｎのｎ個から成る。（２
）はマルチボートメモリコントローラであって、その入
力側および出力側がＣＰＵ群（１）と使用要求信号線群
（５）および使用承認信号線群（６）を介してそれぞれ
接続されている。（３）は共通メモリであって、共有バ
ス（４）を介してＣＰＵ群（１）と相互に接続されてい
る。

第３図は従来のポーリング方式による４ボートの場合の
マルチボートメモリコントローラの構成図である０図に
おいて、（５ａ）〜〈５ｄ）は各ｃｐＵから入力される
メモリ使用要求信号、（６ａ）〜（６ｄ）は各ＣＰＵへ
のメモリ使用承認信号、（７）はＣＰＵからのメモリ使
用要求の有無をテストする基本タイミングを発生する発
振回路、（８）は基本タイミング信号をオン／オフする
ためのゲート回路であって、その入力側が発振回路（７
）の出力側と接続されている。く９）は基本タイミング
発生回路であって、その入力側がゲート回路（８）の出
力側と接続されていて、ゲート回路（８）の出力により
ＣＰＵからのメモリ使用要求の有無を遂次テストするタ
イミングを発生する。（１０）はラッチ回路であって、
その一方の入力側が基本タイミング発生回路（９）と、
その他方の入力側がメモリ使用要求信号（５ａ）〜（５
ｄ）が加えられる各線と、それぞれ接続されていて、メ
モリ使用要求有り状態をラッチし、ＣＰＵヘメモリ使用
承認信号として出力する。（１１）はオア回路であって
。

その入力側が使用承認信号（６ａ）〜（６ｄ）が加えら
れる各線と、その出力側がゲート回路（８）と。

それぞれ接続されていて、メモリ使用承認信号出力中ゲ
ート回路（８）へ基本タイミング発生のオフを通知する
。

従来のマルチボートメモリコントローラは上記のように
構成され、共通メモリ（３）を使用する必要が生じた時
、そのＣＰＵからメモリ使用要求信号線（５）を通して
マルチボートメモリコントローラ（２）に対して使用要
求が行われる。マルチボートメモリコントローララ（２
）はこれに対して。

メモリ使用承認中でなければゲート回路（８）および基
本タイミング発生回路（９）によりある一定のタイミン
グ信号（１２＞、（１３）、（１４）、　（１５）で逐
次ＣＰＬＩ、、　ＣＰＬＩ２．・・・ＣＰＵＩ、の使用
要求信号有無のテストを行っており、ラッチ回路（１０
）によりメモリ使用要求信号有りを検出すれば、直ちに
それに対応したメモリ使用承認信号（６）を出力し、オ
ア回路（１１）およびゲート回路（８）でメモリ使用要
求信号がＣＰｔＪ側でオフされるまで。

次のメモリ使用要求信号の有無のテストを中断している
。ＣＰＵＩＩＩでアクセスが完了し、メモリ使用要求信
号がオフされると、ラッチ回路（１０）で対応した使用
承認信号をオフすると共に、オア回路（１１）、ゲート
回路（８）および基本タイミング発生回路（９）を通し
てメモリ使用要求信号の有無のテストを再開するという
動作を行っている。

［発明が解決しようとする問題点］ 上記のような従来のマルチボートメモリコントローラで
は、第５図において１例えばメモリ使用要求信号（５ａ
）が承認されてメモリ使用承認信号（６ａ）が出力され
た直後、ＣＰＵのアクセスが完了しメモリ使用要求信号
（５ａ）がオフされて、再度メモリ使用要求信号（５ａ
）が発生した場合、メモリ使用要求信号（５ｂ　）、（
５ｃ　）、（５ｄ　）の有無をテストするためこの使用
要求が承認されるまでには最悪１発振回路の発振周波数
時間の３倍の時間待たされることになり、ＣＰＵの個数
がｎ個になれば、（ｎ−１）倍の長時間時たされる問題
点があった。

この発明は、かかる問題点を解決するためになされたも
ので、メモリ使用要求信号が承認されてメモリ使用承認
信号が出力され、ＣＰＵのアクセスが完了しメモリ使用
要求信号がオフされた後。

再度同じＣＰＵが使用要求信号を発生した時、他のメモ
リ使用要求信号の有無をテストするために生じる待ち時
間を短縮できるマルチボートメモリコントローラを得る
ことを目的とする。

［問題点を解決するための手段］ この発明に係るマルチボートメモリコントローラは、メ
モリを共有するマルチＣＰＵシステムにおいて、複数の
ＣＰＵからのメモリ使用要求信号群をグループ毎のメモ
リ使用要求信号に分けるための回路と、グループ毎のメ
モリ使用要求信号に対してそのメモリ使用承認信号を発
生する回路と。

グループ毎のメモリ使用承認信号を用いて各ＣＰＵ毎の
メモリ使用承認信号を発生する回路とを備えたものであ
る。

［作用］ この発明においては１ｍ個毎のグループとしてのメモリ
使用要求信号を対象としてメモリ使用要求信号の有無を
テストするので、そのメモリ使用、要求信号が無い場合
のテストに要する時間は、グループを構成しているｍ個
のメモリ使用要求信号全ての有無をテストする場合に比
べて１／ｍとなる。

［実施例］ 第１図（ａ）はこの発明のマルチボートメモリコントロ
ーラの一実施例を示すメモリ使用要求信号群をグループ
別に分けた回路図である。図において、（５１−１）＋
・・・・・、（５，−、）は各ＣＰＵからのメモリ使用
要求信号、（５，）、・・・・・、（５４）はグループ
別メモリ使用要求信号であって、入力は１６個から成る
それぞれのＣＰＵからのメモリ使用要求信号（５＋−１
，５１−２，・・・・、５．−４）、出力は４つのグル
ープに分けられたメモリ使用要求信号（５１゜・・・・
、５４）から成る。

第１図（ｂ）はこの発明のマルチボートメモリコントロ
ーラの一実施例を示すグループ毎のメモリ使用承認信号
発生回路の構成図である０図において、（７）はＣＰＵ
からのメモリ使用要求の有無をテストする基本タイミン
グを発生する発振回路であって１発振周波数（ｆ）を出
力する。（１６）はゲート回路であって１発振回路（７
）と接続されていて、基本タイミング信号をオン／オフ
する。

（１７）は基本タイミング発生回路であって、その一方
の入力側がゲート回路（１６）の出力側と接続されてい
て、ゲート回路（１６）の出力により４個毎にグループ
分けされたＣＰＵからのメモリ使用要求信号（５１，５
２，５−，５−）の有無を遂次テストするタイミング（
２４）、（２５）、（２６）、（２７）を発生する。（
１８）はラッチ回路であって、その入力側が基本タイミ
ング発生回路（１７）と接続されていて、メモリ使用要
求状態をラッチし、グループとしてのメモリ使用承認信
号（５Ａ　＋　、　５　Ａ　２　。

５Ａ３，５Ａ４）として出力する。（１つ）はオア回路
であって、その入力側がラッチ回路の出力側と。

その出力側がゲート回路（１６）の他方の入力側と、そ
れぞれ接続されていて、メモリ使用承認信号の出力中、
ゲート回路（１６）へ基本タイミング発生オフを通知す
る。　　　　　′ 第１図（Ｃ）はこの発明のマルチボートメモリコントロ
ーラの一実施例を示す各ＣＰＵ毎のメモリ使用承認信号
発生回路の構成図である。図において、（２０）はゲー
ト回路であって、基本タイミング信号をオン／オフする
。（２１）は基本タイミング発生回路であって、その入
力側がゲート回路（２０）と接続されていて、ゲート回
路（２０）の出力により、グループを構成しているメモ
リ使用要求信号（５１−＋　、　５　ｌ−２，５、−、
５ｌ−４）の有無を遂次テストするタイミング（３１）
、（３２）、（３３）。

（３４）を発生する。（２２）は各ＣＰＵのメモリ使用
承認信号の出力回路であって、その入力側が基本タイミ
ング発生回路（２１）と接続されていて、メモリ使用要
求状態をラッチし、各ＣＰＵのメモリ使用承認信号（６
ｌ−＋、６　ｌ−ｉ、６、−ｚ、６、−４）として出力
する。（２３）はオア回路であって。

この出力回路（２２）と接続されると共にゲート回路（
２０）と接続されていて、メモリ使用承認信号の出力中
、ゲート回路（２０）の基本タイミング発生オフを通知
する。ここで、ｉ＝１．２゜３．４である。

上記のように構成されたマルチボートメモリコントロー
ラにおいて、第２図における共通メモリ（３）を使用す
る必要が生じたとき、そのＣＰＵからメモリ使用要求線
（５）を通してマルチボートメモリコントローラ（第１
図（ａ）、第１図（ｂ）および第１図（ｃ）が一体とな
ったもの）に対してメモリ使用要求が行われる。第１図
（ａ）において。

このメモリ使用要求信号は、説明の都合上（５１−１）
＋・・・・・、（５，、）の１６個としている。これら
のメモリ使用要求信号は４個ずつのグループに分けられ
、ワイヤードオア回路を通してグループとしてのメモリ
使用要求信号（５、）、・・・・・（５，）となる。

第１図（ｂ）において、マルチボートメモリコントロー
ラはメモリ使用承認信号の出力中でなければゲート回路
（１６）および基本タイミング発生回路（１７）により
ある一定のタイミング（２４）、（２５＞、（２６）、
（２７＞で遂次メモリ使用要求信号（５１゜５２．５．
．５．）の有無のテストを行っており、ラッチ回路（１
８）によりメモリ使用要求信号有りを検出すれば直ちに
それぞれに対応したメモリ使用承認信号（５Ａｌ、５　
Ａ２．５　Ａ３．５　Ａ４）を出力する。

これらの出力は、第１図（ｃ）において第１図（ｂ）と
同様の動作で出力された各ＣＰＵのメモリ使用承認信号
（５Ａｌ−１，５Ａｌ−２，５Ａｘ−＊、５Ａ＋−４）
（ｉ＝　１．２．３．４　）と出力回路（２２）内のア
ンド回路でアンドがとられ、それぞれのＣＰＵに対応し
たメモリ使用承認信号（６ｌ−１，６ｌ−２，６、−３
゜６　＋−ｉ＞を出力し、ゲート回路（１６）およびオ
ア回路（１９）でグループのメモリ使用要求信号がオフ
されるまで次のグループのメモリ使用要求信号の有無の
テストを中断している。グループを構成している各メモ
リ使用要求信号がオフされるとくオフされるのはグルー
プを構成している全ＣＰＵの内アクセスを要求したもの
の全てのアクセスが完了した時）、ラッチ回路（１８）
で対応したグループのメモリ使用承認信号をオフすると
共にオア回路（１９）、ゲート回路（１６）、基本タイ
ミング発生回路（１７）を通してグループのメモリ使用
要求信号の有無のテストを再開するという動作を行って
いる。

なお、上記実施例では説明の都合上、ＣＰＵの個数を１
６個としたが他の個数であっても同様の効果を奏する。

また、メモリ使用要求信号群を４本ずつまとめて１つの
グループの要求信号としたがその他の本数であっても同
様の効果を奏する。

［発明の効果］ この発明は以上説明したとおり、複数のＣＰＵからのメ
モリ使用要求信号群をグループ毎のメモリ使用要求信号
に分けるための回路と、グループ毎のメモリ使用要求信
号に対してそのメモリ使用承認信号を発生する回路と、
グループ毎のメモリ使用承認信号を用いて各ＣＰＵ毎の
メモリ使用承認信号を発生する回路と備え、メモリ使用
要求信号群を幾つかのグループに分け、グループとして
のメモリ使用要求信号の有無をテストするようにしたの
で、同一のＣＰＵがメモリ使用要求信号を再度発生させ
た場合に、他のメモリ使用要求信号をテストするために
生じる待ち時間を短縮することができる効果がある。

【図面の簡単な説明】

第１図（ａ）はこの発明の一実施例を示すメモリ使用要
求信号群をグループ別に分けるための回路図、第１図（
ｂ）はこの発明の一実施例を示すグループ毎のメモリ使
用承認信号発生回路の構成図。 第１図（ｃ）はこの発明の一実施例を示す各ＣＰＵ毎の
メモリ使用承認信号発生回路の構成図、第２図はマルチ
ボートメモリコントローラの位置付けを示したマルチＣ
ＰＵシステムの構成図、第３図は従来のマルチボートメ
モリコントローラの構成図である。 図において、（５，−＋）〜（５，−、）・・・各ＣＰ
Ｕからのメモリ使用要求信号、（５＋）〜（５４）・・
・グループ別メモリ使用要求信号、（６，−１）〜（６
、−４）・・・マルチボートメモリコントローラとして
の各ＣＰＵのメモリ使用承認信号、（７）・・・発振回
路。 ＜１６）、＜２０）・・・ゲート回路、　（１７）、（
２１）・・・基本タイミング発生回路、（１８）・・・
ラッチ回路、（１９）、（２３）・・・オア回路、（２
２）・・・各ＣＰＵのメモリ使用承認信号の出力回路で
ある。 なお、各図中同一符号は同−又は相当部分を示す。 挑１　図（Ｑ） ！１　　口（ｂ） ｙＡ１■（Ｃ）

Claims (1)

【特許請求の範囲】
1. メモリを共有するマルチＣＰＵシステムにおいて、複数
   のＣＰＵからのメモリ使用要求信号群をグループ毎のメ
   モリ使用要求信号に分けるための回路と、グループ毎の
   メモリ使用要求信号に対してそのメモリ使用承認信号を
   発生する回路と、グループ毎のメモリ使用承認信号を用
   いて各ＣＰＵ毎のメモリ使用承認信号を発生する回路と
   を備えたことを特徴とするマルチポートメモリコントロ
   ーラ。