JPS6328337B2 - - Google Patents
Info
- Publication number
- JPS6328337B2 JPS6328337B2 JP55040892A JP4089280A JPS6328337B2 JP S6328337 B2 JPS6328337 B2 JP S6328337B2 JP 55040892 A JP55040892 A JP 55040892A JP 4089280 A JP4089280 A JP 4089280A JP S6328337 B2 JPS6328337 B2 JP S6328337B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resist
- forming
- conductor
- resist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はサブミクロン領域の電極幅を有する交
差指電極の形成方法に関する。
差指電極の形成方法に関する。
（従来の技術と発明が解決しようとする問題点）
近年半導体素子等においては集積度・高速度の
向上のためにサブミクロン領域の幅をもつ電極の
形成技術が要求されている。ところがサブミクロ
ン領域の線幅の交差指電極の形成となると、露光
の近接効果のために電極の密集度により電極幅が
露光幅と異なつて形成されてしまい、良好な交差
指電極が形成できないという問題があつた。（例
えば「第26回応用物理学関係連合講演会講演予稿
集」、29p−Ｓ−６、1979年春）。
向上のためにサブミクロン領域の幅をもつ電極の
形成技術が要求されている。ところがサブミクロ
ン領域の線幅の交差指電極の形成となると、露光
の近接効果のために電極の密集度により電極幅が
露光幅と異なつて形成されてしまい、良好な交差
指電極が形成できないという問題があつた。（例
えば「第26回応用物理学関係連合講演会講演予稿
集」、29p−Ｓ−６、1979年春）。
本発明の目的は電極幅精度のよい交差指電極の
形成方法を提供することにある。
形成方法を提供することにある。
（問題点を解決するための手段）
本発明によれば、単純に繰り返されたライン・
アンド・スペースからなる導体パターンを形成す
る工程と、その上に突き合わせ部以外を覆う第１
のレジストパターンを形成し前記導体パターンを
エツチングし、しかる後前記第１のレジストパタ
ーンを除去する工程と、前記エツチングされた導
体パターン上に外部接続用電極以外を覆う第２の
レジストパターンを形成しその上から導体材料層
を被着し、しかる後前記第２のレジストパターン
を除去する工程とを有する交差指電極の形成方法
が得られる。
アンド・スペースからなる導体パターンを形成す
る工程と、その上に突き合わせ部以外を覆う第１
のレジストパターンを形成し前記導体パターンを
エツチングし、しかる後前記第１のレジストパタ
ーンを除去する工程と、前記エツチングされた導
体パターン上に外部接続用電極以外を覆う第２の
レジストパターンを形成しその上から導体材料層
を被着し、しかる後前記第２のレジストパターン
を除去する工程とを有する交差指電極の形成方法
が得られる。
（実施例）
以下、本発明における交差指電極の形成方法を
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
第１図のごとき交差指電極を得たいものとす
る。ここで１は外部接続用電極、２は交差指電
極、３は突き合わせ部を示す。交差指電極幅が１
ミクロン以上の従来の交差指電極を形成する場合
には第１図のパターンのとおりに露光すれば第１
図のようなレジストパターンが形成できた。しか
しながら、交差指電極幅がサブミクロン領域と微
細になつてくると各交差指電極の露光パターンの
相互作用（露光のかぶりの影響）が無視できなく
なる。（これは近接効果と呼ばれている）。即ち、
第７図ａにみられるように、交差指電極幅がサブ
ミクロンオーダーであるにもかかわらず１ミクロ
ン以上の場合と同じように第１図の斜線の領域を
露光し現像すると、第７図ａの斜線の領域のよう
に交差指電極の近接しているところは７０１のよ
うに電極幅が太くなり、露光現像のばらつき等の
通常の工程変動により、電極指が隣と部分的につ
ながつてしまい不良になりやすくなる。一方、全
体の露光量を小さくして露光すれば電極指がつな
がつてしまうということはおこらないが、第７図
ｂの７０２のように突き合せ部の隣の電極幅が細
くなり、露光・現像のばらつき等の通常の工程変
動により、電極指が部分的に断線しやすくなり不
良になりやすくなるという問題があつた。
る。ここで１は外部接続用電極、２は交差指電
極、３は突き合わせ部を示す。交差指電極幅が１
ミクロン以上の従来の交差指電極を形成する場合
には第１図のパターンのとおりに露光すれば第１
図のようなレジストパターンが形成できた。しか
しながら、交差指電極幅がサブミクロン領域と微
細になつてくると各交差指電極の露光パターンの
相互作用（露光のかぶりの影響）が無視できなく
なる。（これは近接効果と呼ばれている）。即ち、
第７図ａにみられるように、交差指電極幅がサブ
ミクロンオーダーであるにもかかわらず１ミクロ
ン以上の場合と同じように第１図の斜線の領域を
露光し現像すると、第７図ａの斜線の領域のよう
に交差指電極の近接しているところは７０１のよ
うに電極幅が太くなり、露光現像のばらつき等の
通常の工程変動により、電極指が隣と部分的につ
ながつてしまい不良になりやすくなる。一方、全
体の露光量を小さくして露光すれば電極指がつな
がつてしまうということはおこらないが、第７図
ｂの７０２のように突き合せ部の隣の電極幅が細
くなり、露光・現像のばらつき等の通常の工程変
動により、電極指が部分的に断線しやすくなり不
良になりやすくなるという問題があつた。
本発明はこの近接効果の問題を以下のようにす
ることにより解決している。
ることにより解決している。
まず、基板上に導体材料で第２図のごとき単純
に繰り返されたライン・アンド・スペース・パタ
ーンを形成する。１１は導体材料部、１２は基板
である。このようなライン・アンド・スペース・
パターンは制御すべきパターンパラメータが１つ
であるので、そのパターン幅がサブミクロンオー
ダーであつても形成は比較的容易である。
に繰り返されたライン・アンド・スペース・パタ
ーンを形成する。１１は導体材料部、１２は基板
である。このようなライン・アンド・スペース・
パターンは制御すべきパターンパラメータが１つ
であるので、そのパターン幅がサブミクロンオー
ダーであつても形成は比較的容易である。
次にこの上にレジストを塗布し、第３図のごと
き突き合わせ部以外を覆うレジストパターン（第
１のレジストパターン）になるように露光する。
ここで１４はレジストが残留する領域、１５はレ
ジストが除去される領域（スペース部）である。
このときの第２図のごとき導体パターンと第３図
のごとき第１のレジストパターンとの位置合わせ
は第４図のごとく行ない、レジスト１４をマスク
として第１のレジストパターンのスペース部の導
体材料１１を除去した後、レジスト１４を剥離
し、突き合わせ部及び不必要な外部領域の導体材
料を除去した導体パターンを形成する。
き突き合わせ部以外を覆うレジストパターン（第
１のレジストパターン）になるように露光する。
ここで１４はレジストが残留する領域、１５はレ
ジストが除去される領域（スペース部）である。
このときの第２図のごとき導体パターンと第３図
のごとき第１のレジストパターンとの位置合わせ
は第４図のごとく行ない、レジスト１４をマスク
として第１のレジストパターンのスペース部の導
体材料１１を除去した後、レジスト１４を剥離
し、突き合わせ部及び不必要な外部領域の導体材
料を除去した導体パターンを形成する。
次にその上にレジストを塗布し、第５図のごと
き外部接続用電極以外を覆うレジストパターン
（第２のレジストパターン）になるように露光す
る。ここで１７はレジストが残留する領域、１８
はレジストが除去される領域（スペース部）であ
る。第５図の第２のレジストパターンは導体パタ
ーンと第６図のように位置合わせを行なう。第２
のレジストパターンのスペース部１８に導体材料
をリフトオフ法、電着法などにより被着した後レ
ジスト１７を剥離すると、所望の交差指電極が得
られる。
き外部接続用電極以外を覆うレジストパターン
（第２のレジストパターン）になるように露光す
る。ここで１７はレジストが残留する領域、１８
はレジストが除去される領域（スペース部）であ
る。第５図の第２のレジストパターンは導体パタ
ーンと第６図のように位置合わせを行なう。第２
のレジストパターンのスペース部１８に導体材料
をリフトオフ法、電着法などにより被着した後レ
ジスト１７を剥離すると、所望の交差指電極が得
られる。
なお上記の工程で、導体のラインアンドスペー
スパターンを形成するには、基板上にレジストを
塗布し、露光・現像処理によりレジストのライン
アンドスペースパターンを形成し、電着法により
レジストのスペース部に導体材料を形成する方法
が望ましい。
スパターンを形成するには、基板上にレジストを
塗布し、露光・現像処理によりレジストのライン
アンドスペースパターンを形成し、電着法により
レジストのスペース部に導体材料を形成する方法
が望ましい。
（発明の効果）
以上述べたように本発明によれば最も線幅の細
いパターンは単純に繰り返されたラインアンドス
ペースパターンから形成しているので、露光かぶ
りによる近接効果の悪影響がなく、線幅精度のよ
い交差指電極の形成が可能となる。
いパターンは単純に繰り返されたラインアンドス
ペースパターンから形成しているので、露光かぶ
りによる近接効果の悪影響がなく、線幅精度のよ
い交差指電極の形成が可能となる。
第１図は所望の交差指電極を示す平面図、第２
図は単純な繰り返しのライン・アンド・スペース
の導体パターンを示す平面図、第３図は複雑な第
１パターンを示す平面図、第４図は導体パターン
と第１のパターンの位置合わせの状態を示す平面
図、第５図は第２のパターンを示す平面図、第６
図は第２のパターンと導体パターンの位置合わせ
の状態を示す平面図、第７図ａ，ｂは従来の方法
で形成したときの不良パターンの例を示す平面図
である。 図中、１は外部接続用電極、２は交差指電極、
３は突き合わせ部、１１は導体パターの導体材料
部、１２は基板、１４は複雑な第１のパターンの
レジスト残留部、１５は第１のパターンのスペー
ス部、１７は第２のパターンのレジスト残留部、
１８は第２のパターンのスペース部、７０１は交
差指電極近接部、７０２は指電極部である。
図は単純な繰り返しのライン・アンド・スペース
の導体パターンを示す平面図、第３図は複雑な第
１パターンを示す平面図、第４図は導体パターン
と第１のパターンの位置合わせの状態を示す平面
図、第５図は第２のパターンを示す平面図、第６
図は第２のパターンと導体パターンの位置合わせ
の状態を示す平面図、第７図ａ，ｂは従来の方法
で形成したときの不良パターンの例を示す平面図
である。 図中、１は外部接続用電極、２は交差指電極、
３は突き合わせ部、１１は導体パターの導体材料
部、１２は基板、１４は複雑な第１のパターンの
レジスト残留部、１５は第１のパターンのスペー
ス部、１７は第２のパターンのレジスト残留部、
１８は第２のパターンのスペース部、７０１は交
差指電極近接部、７０２は指電極部である。
Claims (1)
- １ 単純に繰り返されたライン・アンド・スペー
スからなる導体パターンを形成する工程と、その
上に突き合わせ部以外を覆う第１のレジストパタ
ーンを形成し前記導体パターンをエツチングし、
しかる後第１のレジストパターンを除去する工程
と、該エツチングされた導体パターン上に外部接
続電極以外を覆う第２のレジストパターンを形成
しその上から導体材料層を被着し、しかる後第２
のレジストパターンを除去する工程とを有するこ
とを特徴とする交差指電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089280A JPS56137622A (en) | 1980-03-28 | 1980-03-28 | Forming of cross pattern electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4089280A JPS56137622A (en) | 1980-03-28 | 1980-03-28 | Forming of cross pattern electrode |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56137622A JPS56137622A (en) | 1981-10-27 |
| JPS6328337B2 true JPS6328337B2 (ja) | 1988-06-08 |
Family
ID=12593158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4089280A Granted JPS56137622A (en) | 1980-03-28 | 1980-03-28 | Forming of cross pattern electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56137622A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175830A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
-
1980
- 1980-03-28 JP JP4089280A patent/JPS56137622A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56137622A (en) | 1981-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0147322B1 (en) | Method for forming a pattern having a fine gap. | |
| JPS6328337B2 (ja) | ||
| US6016087A (en) | Coupled microstrip lines | |
| JPS6328338B2 (ja) | ||
| US5576124A (en) | Phase shift mask and method for fabricating the same | |
| JP2808674B2 (ja) | 半導体装置の製造方法 | |
| JPH0222537B2 (ja) | ||
| JPH03154214A (ja) | 導体パターン形成方法と磁気ヘッドの製造方法 | |
| JPH03239331A (ja) | 半導体装置の製造方法 | |
| KR0162757B1 (ko) | 분리절연막을 이용한 공중교각 금속의 형성방법 | |
| JPS63144601A (ja) | 誘電体フイルタおよびその製造方法 | |
| JPH04256393A (ja) | 混成集積回路基板の製造方法 | |
| JPS6341221B2 (ja) | ||
| JPH05218212A (ja) | 半導体装置の製造方法 | |
| JPS6022501B2 (ja) | 半導体装置の製造方法 | |
| JPH02125620A (ja) | パターン形成方法 | |
| JPS6350039A (ja) | 半導体装置の製造方法 | |
| JPS5836841B2 (ja) | マイクロ波カツプラおよびその製造方法 | |
| JPS63287033A (ja) | 半導体装置の製造方法 | |
| JPS62171194A (ja) | マトリクス配線板 | |
| JPS6359540B2 (ja) | ||
| JPH02148721A (ja) | レジストパターン形成方法 | |
| JPS60227493A (ja) | 厚膜パタ−ンの形成方法 | |
| JPH0343780B2 (ja) | ||
| JPH04142726A (ja) | 薄膜回路基板の製造方法 |