JPS63284933A

JPS63284933A - エコ−キャンセラ回路

Info

Publication number: JPS63284933A
Application number: JP11876387A
Authority: JP
Inventors: Satoru Sugimoto; 悟杉本; Fumio Mano; 真野　文雄; Norio Tamaki; 規夫玉木
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1987-05-18
Filing date: 1987-05-18
Publication date: 1988-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の属する技術分野本発明は、１対の平衡線路を用いて、双方向ディジタル
伝送を行うためのエコーキャンセラ回路に関するもので
ある。

（２）従来技術とその問題点１対の平衡線路を用いて双方向のディジタル信号を伝送
する方式として、エコーキャンセラ回路を用いる方式が
ある。エコーキャンセラ回路は、送信信号の受信回路へ
のまわり込み、即ちエコーを打ち消すものである。エコ
ーは、例えば線路による反射や２線４線変換回路の僅か
な不整合により生ずる。特性の異なる種々の線路へ接続
され、エコーを消去するため、適応形エコーキャンセラ
回路が用いられる。

従来のエコーキャンセラ回路の構成例を第１図に示す。

同図において、１は送信信号の入力端子、２は受信信号
の出力端子、４はｎ段のシフトレジスタ、５はランダム
アクセスメモリ（ＲＡＭ）、６は更新回路、７は減算器
である。入力端子１に与えられた送信信号データ列（ｄ
＋　：　　ｉ＝１．　２　　。

３・・・）は、エコーキャンセラ回路の入力信号データ
３として、シフトレジスタ４に与えられる。シフトレジ
スタ４は、エコーキャンセラ回路のタップ数ｎに対応し
たｎ段のシフトレジスタであり、入力信号データ列３を
記憶する。このシフトレジスタ４から、入力信号データ
列が１サンプル周期（Ｔ）毎に並列に出力される。この
出力は、ＲＡＭ５のアドレス線に接続される。ＲＡＭ５
は、シフトレジスタ４に記憶された入力データ列に対応
する疑似エコーを記憶するため、２″個のアドレスを備
え、入力データ列により指定されたアドレスに記憶され
ている疑似エコー１０を出力する。さらに、疑似エコー
１０は、減算回路７に入り、受信信号へのエコーから減
算される。減算器７の出力１２は、残留エコー信号を生
じ、更新回路６はこの残留エコー出力１２により疑似エ
コーの値を修正し、疑似エコーｌＯが記憶されたアドレ
スに供給する。

これにより、次に同じ入力データ列が現れたときには、
修正された疑似エコーが出力される。これを適応的にく
り返すことにより、エコーを消去するものであり、乗算
器を必要とせず、また非線形性を持つエコーを打ち消す
ことが可能であるという利点を有している。

しかし、従来の構成ではエコーキャンセラ回路を実現す
るために必要なＲＡＭ５のアドレスは２′″となるため
、ｎが大きくなると、ＲＡＭ５の容量は、急速に増大す
る欠点がある。また、疑似エコーの更新にｎ個の入力デ
ータ列のすべての組合せが必要となり、同じデータ列に
対する疑似エコーの更新は、２′″丁に１回行われるの
みであるため、ｎが大きい場合、起動時の収束に時間を
要する欠点があった。このため、現実にはタップ数ｎの
多いエコーキャンセラ回路を構成することは困難であっ
た。

（３）発明の目的本発明の目的は、タップ数ｎが増加するに対応してＲＡ
Ｍの容量が急速に増大する欠点を解決したエコーキャン
セラ回路を提供することにある。

（４）発明の構成（４−１）発明の特徴と従来の技術との差本発明は、ｎ
タップのエコーキャンセラ回路を実現するため、ｎ段の
シフトレジスタの出力をｍ個（ｍは２以上の整数）に分
割し、その各々の出力を選択する選択回路と、その選択
を制御する制御回路とを備え、これら制御出力及び選択
回路出力をＲＡＭのアドレスとし、該ＲＡＭの出力を逐
次加算するための累算器を備え、入力信号データの１サ
ンプル周期内に前記ｍ個に分割されたシフトレジスタ出
力の全ての選択とそれに対応するＲＡＭ出力の累算を行
い、該累算器の出力によりエコーを消去することを特徴
とする。

従来の技術とは、前記制御回路１選択回路、累算器を備
え、ＲＡＭのアドレスを制御回路と選択回路の出力によ
り指定する点が異なる。

以下本発明の実施例につき詳細に説明する。

（４−２）実施例第２図は、本発明の実施例のブロック図である。

ここで、２１はｎ段のシフトレジスタの出力から、入力
端子１より入力した入力データを選択する選択回路、２
２は１サンプル周！ｔ、１１（Ｔ）をｍ分割し、演算の
多重化を制御する制御回路、２３はＲＡＭ５の出力を逐
次加算し、その結果を疑似エコーとして出力する累算器
である。

タップ数をｎとすると、制御回路２２は１サンプル周期
（Ｔ）をとなるように、ｍ個（ｍは２以上の整数）に分割する。

制御回路２２の出力は、選択回路２１に接続される。

選択回路２１は、シフトレジスタ４から出力されるｎ個
の入力データの中から制御回路２２の出力ΔＴｉ（ｉ＝
１〜ｍ）に対応する（ｎ／ｎ）　（ｎ／ｍが整数の時は
その値、整数でない時は小数点以下を切り上げた値）個
の入力データ列ｄｉ（＋＝１・・・ｍ）を選択し、ｄ、
を出力する。３Ａ沢回路２１の出力はＲＡＭ５の（ｎ／
ｍ３本のアドレス線に接続され、２〔〜個のアドレスを
指定する。また、制御回路２２の出力はＲＡＭ５の他の
アドレス線に接続され、ｍ個のアドレスを指定する。Ｒ
ＡＭ５は、前記アドレス線を通して、時間ΔＴ、と入力
データｄムによりｍ・２〔四個のアドレスが指定され、
そのアドレスに対応してΔＴ、毎の疑似エコーΔ会を記
憶及び出力する。ＲＡＭ５の出力は、累算器２３に接続
される。累算器２３は、ΔＴ、毎の疑似エコーΔ余をＩ
Ｔにわたって逐次加算し、疑似エコー分をｆ　＝＋ＲΔ
会として出力する。この疑似エコー分が、前記シフトレ
ジスタ４の出力のｎ個の入力データに対する疑似エコー
となる。累算器２３の出力は減算器７に接続され、疑似
エコー金は受信信号とエコーの和である１１から減算さ
れる。減算器７の出力は、出力端子２と更新回路６に接
続される。

減算器出力１２は残留エコーを含み、更新回路６はこの
残留エコーにより疑似エコー６合を修正し、Δ余が記憶
されたアドレスに供給する。これにより、次に同じアド
レスが指定されたときには、修正されたΔのが出力され
る。これをくり返すことにより適応的なエコーの消去が
行われる。

第３図はｎ＝ｍ＝８とした場合の実施例である。

この動作は、次のとおりである。制御回路２２は、１サ
ンプル周期（Ｔ）をΔＴＩ〜ΔＴ８に８分割する。制御
回路２２は、６１１０間３本のアドレス線により、（０
，０，１）の信号を選択回路２１及びＲＡＭ５のアドレ
ス線に出力する。選択回路２２は、この時１個（ｎ／ｍ
＝１）のデータｄ、を選択し出力する。ＲＡＭ５はＡ０
〜Ａ、の４本のアドレス線を持ち、八〇・・・Ａ２は、
制御回路２２の出力（０゜０．１〕により、Ａ３は選択
回路２１の出力ｄ１により指定される。ＲＡＭ５は、前
記アドレス（０゜０．１．ｄ、）に記憶されたΔ余を出
力する。この出力は、累算器２３に送られる。次にΔＴ
２の間、制御回路２２は、（０，１，Ｏ）の信号を出力
し、選択回路２１はデータｄ２を選択し出力する。従っ
て、ＲＡＭ５のアドレスは、（０，１，Ｏ，ｃｉｚ）に
より指定され、ＲＡＭ５はΔ負を出力する。累算器２３
は、前記６合にΔ負を加算する。前記の動作を逐次ΔＴ
８まで行うことにより、累算器２３はｆ　＝品Δａを計
算し、１サンプル周期（Ｔ）毎に疑似エコー分を出力す
る。第１表にＲＡＭのアドレスの指定方法の１例を示す
。以下、第２図で述べたように、Δ負をくり返し修正す
ることにより、適応的エコー消去を行うもである。

第　　　１　　　表以上説明したように、本発明はｍ×２Ｃ〜個のアドレス
を持つＲＡＭにより構成できるので、２′′個のアドレ
スを必要とする従来のエコーキャンセラ回路に比べて、
ｎが大きい場合、ｍを大きくすることによりＲＡＭの容
量の大幅な低減が可能である。１例として、ｎ＝ｍ＝１
６の場合、従来例の構成では、２　’　ｎ＝　６５５３
６個（６５ｋｂ　ｉ　ｔ）のアドレスを持つＲＡＭが必
要となるが、本発明の構成では、１６Ｘ　２　＝３２個
のアドレスを持つＲＡＭにより実現できる。

また、本発明は疑似エコーの更新が２［ＮＴに１回行わ
れるため、２１ＩＴに１回更新が行なわれる従来の構成
に比べ、特にｎが大きい場合ｍを大きくすることにより
、収束時間を短縮することができる。

（５）発明の詳細な説明したように、本発明は選択回路と、累算器と、１
サンプル周期内に演算の時間多重化を制御する制御回路
を備えることにより、ＲＡＭのアドレスをｍ　Ｘ　２　
四個とすることができるので、ｎが大きい場合、ｍを大
きくする・ことによりＲＡＭの容量を大幅に低減するこ
とができる。

また、疑似エコーの更新を２（９Ｑ”［”に１回行える
ため、起動時の収束時間を短縮することができる利点が
ある。

本発明を用いることにより、多くのタップ数を持つエコ
ーキャンセラ回路の構成が可能となる。

【図面の簡単な説明】

第１図は従来のエコーキャンセラ回路の構成例を示すブ
ロック図、第２図は本発明の実施例を示すブロック図、
第３図は本発明の具体的実施例を示すブロック図である
。１・・・入力端子、２・・・出力端子、４・・・シフト
レジスタ、５・・・ランダムアクセスメモリ（ＲＡＭ）
、６・・・更新回路、７・・・減算器、２１・・・選択
回路、２２・・・制御回路、２３・・・累算器。

Claims

【特許請求の範囲】

１対の平衡線路を用いて双方向のディジタル伝送を行う
際に、入力信号データを遅延するｎ段のシフトレジスタ
と、該シフトレジスタの出力をｍ個（ｍは２以上の整数
）に分割しその各々の出力を選択する選択回路と、その
選択を制御する制御回路と、前記制御回路の出力及び前
記選択回路の出力をアドレスとするＲＡＭ（ランダムア
クセスメモリ）と、該ＲＡＭ出力を逐次加算するための
累算器とを備え、前記入力信号データの１サンプル周期
内に前記ｍ個に分割されたシフトレジスタ出力の全ての
選択とそれに対応する前記ＲＡＭ出力の累算を行い、そ
の結果によりエコーを消去するように構成されたエコー
キャンセラ回路。