JPH0758923B2 - 雑音キャンセル方法および装置 - Google Patents
雑音キャンセル方法および装置Info
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- JPH0758923B2 JPH0758923B2 JP61017681A JP1768186A JPH0758923B2 JP H0758923 B2 JPH0758923 B2 JP H0758923B2 JP 61017681 A JP61017681 A JP 61017681A JP 1768186 A JP1768186 A JP 1768186A JP H0758923 B2 JPH0758923 B2 JP H0758923B2
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Classifications
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/20—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other
- H04B3/23—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers
- H04B3/232—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers using phase shift, phase roll or frequency offset correction
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B3/238—Reducing echo effects or singing; Opening or closing transmitting path; Conditioning for transmission in one direction or the other using a replica of transmitted signal in the time domain, e.g. echo cancellers using initial training sequence
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- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Soundproofing, Sound Blocking, And Sound Damping (AREA)
- Transplanting Machines (AREA)
- Inorganic Insulating Materials (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電話回線で生じる通信雑音の除去に利用する。
特に、アナログの電話回線に２線４線変換回路を用い、
その４線側の送信路にディジタル・アナログ変換器を接
続し、同じく４線側の受信路にアナログ・ディジタル変
換器を接続して、全二重ディジタル信号（双方向のディ
ジタル信号）を送受する通信方式に利用する。
特に、アナログの電話回線に２線４線変換回路を用い、
その４線側の送信路にディジタル・アナログ変換器を接
続し、同じく４線側の受信路にアナログ・ディジタル変
換器を接続して、全二重ディジタル信号（双方向のディ
ジタル信号）を送受する通信方式に利用する。
本発明は、４線側の送信路から送信すべきディジタル信
号を雑音源信号としてキャンセル信号を生成し、そのキ
ャンセル信号を４線側の受信路に到来するディジタル受
信信号から減算することにより雑音をキャンセルする装
置において、 送信すべきディジタル信号のタイミングと受信ディジタ
ル信号のタイミングとの間に位相変動が生じたときに、
あらかじめ記憶してある値にしたがって補正することに
より、 しばしば起こり得る４線側の受信路に挿入されたアナロ
グ・ディジタル変換機のタイミング変動により入力信号
に生じる雑音を簡便にキャンセルするものである。
号を雑音源信号としてキャンセル信号を生成し、そのキ
ャンセル信号を４線側の受信路に到来するディジタル受
信信号から減算することにより雑音をキャンセルする装
置において、 送信すべきディジタル信号のタイミングと受信ディジタ
ル信号のタイミングとの間に位相変動が生じたときに、
あらかじめ記憶してある値にしたがって補正することに
より、 しばしば起こり得る４線側の受信路に挿入されたアナロ
グ・ディジタル変換機のタイミング変動により入力信号
に生じる雑音を簡便にキャンセルするものである。
パーソナルコンピュータその他を用いた簡便なディジタ
ル通信では、一般のアナログ電話回線を用いてディジタ
ル信号を双方向に送受信することが必要であり、そのた
めのモデム装置は簡単なものが安価に提供されなければ
ならない。
ル通信では、一般のアナログ電話回線を用いてディジタ
ル信号を双方向に送受信することが必要であり、そのた
めのモデム装置は簡単なものが安価に提供されなければ
ならない。
このようなモデム装置として、アナログ電話回線に２線
４線変換回路の２線端子を接続し、その４線側の送信端
子にディジタル・アナログ変換器のアナログ端子を接続
し、同じく４線側の受信端子にアナログ・ディジタル変
換器のアナログ端子を接続して、全二重ディジタル信号
を送受するように構成したものが広く用いられている。
ここでいうディジタル・アナログ変換器またはアナログ
・ディジタル変換器は、一般のパーソナルコンピュータ
で利用するに適する二値ディジタル信号とアナログ電話
回線の伝送に適する信号（多くの例では多値ディジタル
信号である）に適する信号との間の変換を行う回路であ
る。
４線変換回路の２線端子を接続し、その４線側の送信端
子にディジタル・アナログ変換器のアナログ端子を接続
し、同じく４線側の受信端子にアナログ・ディジタル変
換器のアナログ端子を接続して、全二重ディジタル信号
を送受するように構成したものが広く用いられている。
ここでいうディジタル・アナログ変換器またはアナログ
・ディジタル変換器は、一般のパーソナルコンピュータ
で利用するに適する二値ディジタル信号とアナログ電話
回線の伝送に適する信号（多くの例では多値ディジタル
信号である）に適する信号との間の変換を行う回路であ
る。
アナログ電話回線を用いて全二重データ伝送を行う場合
に、上述のようにアナログ・ディジタル変換またはディ
ジタルアナログ変換により生じる誤差が雑音となって誤
り率が増大することを防ぐため、例えばディー・ディー
・ファルコーナ（D.D.Falconer）の出願したアメリガ合
衆国特許第4073 086号に開示されているように、エコー
キャンセラが用いられる。このエコーキャンセラはトラ
ンスバーサルフィルタにより構成されている。トランス
バーサルフィルタは、縦続に接続された遅延素子および
複数のタップを備え、タップにより、このフィルタに入
力された信号に対して特定の時間だけ遅延した標本点を
与える。この標本点の信号にそれぞれ適当な重み係数で
重み付けを行うことにより、「タップ寄与（tap contri
bution）」と呼ばれる値が得られる。
に、上述のようにアナログ・ディジタル変換またはディ
ジタルアナログ変換により生じる誤差が雑音となって誤
り率が増大することを防ぐため、例えばディー・ディー
・ファルコーナ（D.D.Falconer）の出願したアメリガ合
衆国特許第4073 086号に開示されているように、エコー
キャンセラが用いられる。このエコーキャンセラはトラ
ンスバーサルフィルタにより構成されている。トランス
バーサルフィルタは、縦続に接続された遅延素子および
複数のタップを備え、タップにより、このフィルタに入
力された信号に対して特定の時間だけ遅延した標本点を
与える。この標本点の信号にそれぞれ適当な重み係数で
重み付けを行うことにより、「タップ寄与（tap contri
bution）」と呼ばれる値が得られる。
第一の信号により第二の信号に雑音が生じる場合に、こ
の雑音をキャンセルするには、第一の信号またはこの信
号に関連する信号を雑音源信号としてトランスバーサル
フィルタに入力し、タップ寄与を加算してこの加算値を
入力信号から減算する。エコーキャンセラとして使用す
る場合には、４線式伝送線と２線式伝送線とのインタフ
ェイス部分に設け、近端の信号からタップ寄与を導き、
遠端の信号と近端のエコー（雑音）とを含む入力信号か
らこのタップ寄与を減算する。
の雑音をキャンセルするには、第一の信号またはこの信
号に関連する信号を雑音源信号としてトランスバーサル
フィルタに入力し、タップ寄与を加算してこの加算値を
入力信号から減算する。エコーキャンセラとして使用す
る場合には、４線式伝送線と２線式伝送線とのインタフ
ェイス部分に設け、近端の信号からタップ寄与を導き、
遠端の信号と近端のエコー（雑音）とを含む入力信号か
らこのタップ寄与を減算する。
フィルタを適応させるために、重み付け係数を更新する
適応更新ループが用いられる。これはキャンセルされた
残りである差分が小さくなるように適応的な制御が行わ
れる。しかし、この制御ループが作動しキャンセルされ
た差分がしだいに小さくなって利用できる状態になるた
めには相応の時間が必要である。入力信号に含まれる雑
音がキャンセル信号に対してタイミング変動している場
合には、追従するための時間が変動の時間より長くなっ
て、この雑音を十分にキャンセルできない。このような
事態は、正確な標本化を行うために送信機または受信機
の標本化位相を調整した場合等に生じる。
適応更新ループが用いられる。これはキャンセルされた
残りである差分が小さくなるように適応的な制御が行わ
れる。しかし、この制御ループが作動しキャンセルされ
た差分がしだいに小さくなって利用できる状態になるた
めには相応の時間が必要である。入力信号に含まれる雑
音がキャンセル信号に対してタイミング変動している場
合には、追従するための時間が変動の時間より長くなっ
て、この雑音を十分にキャンセルできない。このような
事態は、正確な標本化を行うために送信機または受信機
の標本化位相を調整した場合等に生じる。
前述したファルコーナの特許では、雑音源の信号（第一
の信号）を一旦バッファに蓄えてからエコーキャンセラ
に入力することにより、入力信号（第二の信号）の標本
化位相のタイミング変動を補償する。雑音源の信号は、
出力クロックでバッファにロードされ、入力クロックで
バッファから読み出される。
の信号）を一旦バッファに蓄えてからエコーキャンセラ
に入力することにより、入力信号（第二の信号）の標本
化位相のタイミング変動を補償する。雑音源の信号は、
出力クロックでバッファにロードされ、入力クロックで
バッファから読み出される。
タイミング変動の影響を削減するための他の例が、オー
・ホーナ（O.Horna）欧州特許出願、公開番号第74 089
号に開示されている。この例では、入力信号の標本に内
挿してキャンセル処理の前に再度標本化を行い、タイミ
ング変動が生じたときには中間値が得られる構成となっ
ている。
・ホーナ（O.Horna）欧州特許出願、公開番号第74 089
号に開示されている。この例では、入力信号の標本に内
挿してキャンセル処理の前に再度標本化を行い、タイミ
ング変動が生じたときには中間値が得られる構成となっ
ている。
前述のような簡便なモデム装置では、アナログ電話回線
に２線４線変換回路の２線端子を接続し、その４線側の
送信端子にディジタル・アナログ変換器のアナログ端子
を接続し、同じく４線側の受信端子にアナログ・ディジ
タル変換器のアナログ端子を接続して、全二重ディジタ
ル信号を送受するように構成することを述べた。そのデ
ィジタル・アナログ変換器およびアナログ・ディジタル
変換器には自蔵のクロック信号発生器および分周器が用
いられ、アナログ・ディジタル変換器に受信入力が到来
しはじめると、この受信入力に同期するためのクロック
信号のタイミング位相が段階的に変更される。ここで発
明者は、この変更されるタイミング位相の量は分周器の
規格もしくは設計にしたがう値に限られる予期できる量
になることに注目した。
に２線４線変換回路の２線端子を接続し、その４線側の
送信端子にディジタル・アナログ変換器のアナログ端子
を接続し、同じく４線側の受信端子にアナログ・ディジ
タル変換器のアナログ端子を接続して、全二重ディジタ
ル信号を送受するように構成することを述べた。そのデ
ィジタル・アナログ変換器およびアナログ・ディジタル
変換器には自蔵のクロック信号発生器および分周器が用
いられ、アナログ・ディジタル変換器に受信入力が到来
しはじめると、この受信入力に同期するためのクロック
信号のタイミング位相が段階的に変更される。ここで発
明者は、この変更されるタイミング位相の量は分周器の
規格もしくは設計にしたがう値に限られる予期できる量
になることに注目した。
上述のように従来の雑音キャンセル装置は、どのような
変動が発生してもこれに対応する性能を持ってはいる
が、これにすみやかに追従できないから、信号が到来し
はじめたときに大きい雑音が発生し誤り率が急激に増大
しキャンセル信号が安定するまでの時間これが継続する
ことになる。また従来の構成でこの追従速度および感度
を向上するにはトランスバーサルフィルタのタップ数を
多くし、高速演算回路を使用するなどが必要であり、汎
用のモデム装置に利用するには装置が高価に過ぎること
になる。
変動が発生してもこれに対応する性能を持ってはいる
が、これにすみやかに追従できないから、信号が到来し
はじめたときに大きい雑音が発生し誤り率が急激に増大
しキャンセル信号が安定するまでの時間これが継続する
ことになる。また従来の構成でこの追従速度および感度
を向上するにはトランスバーサルフィルタのタップ数を
多くし、高速演算回路を使用するなどが必要であり、汎
用のモデム装置に利用するには装置が高価に過ぎること
になる。
本発明は、このような背景に行われたものであって、入
力信号とキャンセル信号との間のタイミング変動が予期
される量であるときに、適応的にかつ高速にキャンセル
信号を発生して雑音をキャンセルする方法および装置を
簡単な構成で安価に提供することを目的とする。
力信号とキャンセル信号との間のタイミング変動が予期
される量であるときに、適応的にかつ高速にキャンセル
信号を発生して雑音をキャンセルする方法および装置を
簡単な構成で安価に提供することを目的とする。
本発明の第一の発明は雑音キャンセル装置であり、入力
信号に含まれる雑音の原因となる雑音源信号からキャン
セル信号を生成する標本信号プロセッサと、この標本信
号プロセッサが生成したキャンセル信号を上記入力信号
から減算する減算手段とを備えた雑音キャンセル装置に
おいて、上記標本信号プロセッサは、あらかじめ限られ
た数の補正すべき値をあらかじめ記憶しておき、上記雑
音源信号のタイミングと上記入力信号のタイミングとの
間の位相が変動したときに、上記キャンセル信号をあら
かじめ記憶してある値を選択適応して追従させて補正す
る補正手段を含むことを特徴とする。
信号に含まれる雑音の原因となる雑音源信号からキャン
セル信号を生成する標本信号プロセッサと、この標本信
号プロセッサが生成したキャンセル信号を上記入力信号
から減算する減算手段とを備えた雑音キャンセル装置に
おいて、上記標本信号プロセッサは、あらかじめ限られ
た数の補正すべき値をあらかじめ記憶しておき、上記雑
音源信号のタイミングと上記入力信号のタイミングとの
間の位相が変動したときに、上記キャンセル信号をあら
かじめ記憶してある値を選択適応して追従させて補正す
る補正手段を含むことを特徴とする。
すなわち、上記標本信号プロセッサは、上記雑音源信号
のタイミングと上記入力信号のタイミングとがΔｔだけ
変化したときに上記キャンセル信号をｆ（ｔ）からｆ
（ｔ＋Δｔ）に補正すべき値をあらかじめ記憶してお
く。すなわちΔｔとして、小さい単位時間の整数倍につ
いて、しかも正の整数倍（位相が進んだ場合）および負
の整数倍（位相が遅れた場合）について限られた数だけ
あらかじめ記憶しておく。このタイミングの変化分Δｔ
は、上述のようにディジタル・アナログ変換またはアナ
ログ・ディジタル変換に起因するものであるから、きわ
めて限られた数で十分である。上記減算手段の出力に現
れる差分に応じてこのあらかじめ記憶してある補正すべ
き値を適応的に選択して上記キャンセル信号を補正する
補正手段を含むことを特徴とする。
のタイミングと上記入力信号のタイミングとがΔｔだけ
変化したときに上記キャンセル信号をｆ（ｔ）からｆ
（ｔ＋Δｔ）に補正すべき値をあらかじめ記憶してお
く。すなわちΔｔとして、小さい単位時間の整数倍につ
いて、しかも正の整数倍（位相が進んだ場合）および負
の整数倍（位相が遅れた場合）について限られた数だけ
あらかじめ記憶しておく。このタイミングの変化分Δｔ
は、上述のようにディジタル・アナログ変換またはアナ
ログ・ディジタル変換に起因するものであるから、きわ
めて限られた数で十分である。上記減算手段の出力に現
れる差分に応じてこのあらかじめ記憶してある補正すべ
き値を適応的に選択して上記キャンセル信号を補正する
補正手段を含むことを特徴とする。
すなわち標本信号プロセッサには、標本をディジタル数
値として蓄えるトランスバーサルフィルタを含み、その
トランスバーサルフィルタの複数のタップの一つ以上の
タップに、タップ係数を生成するための二つ以上の値を
あらかじめ記憶する手段を含む構成とすることが望まし
い。このようなトランスバーサルフィルタを用いて、補
正手段の一部として、上記二つ以上の値の第一の値に第
二の値を加算または減算する手段を含むことが望まし
い。また、複数のタップの第二の値を結合して雑音信号
のテーラ近似の一次項を生成する手段を含むことが望ま
しい。
値として蓄えるトランスバーサルフィルタを含み、その
トランスバーサルフィルタの複数のタップの一つ以上の
タップに、タップ係数を生成するための二つ以上の値を
あらかじめ記憶する手段を含む構成とすることが望まし
い。このようなトランスバーサルフィルタを用いて、補
正手段の一部として、上記二つ以上の値の第一の値に第
二の値を加算または減算する手段を含むことが望まし
い。また、複数のタップの第二の値を結合して雑音信号
のテーラ近似の一次項を生成する手段を含むことが望ま
しい。
さらに補正手段は、第二の値を適応させるために、トレ
ーニング用のタイミング変動を導入するトレーニング手
段を含むことが望ましく、このトレーニング手段は連続
的に動作することが望ましい。
ーニング用のタイミング変動を導入するトレーニング手
段を含むことが望ましく、このトレーニング手段は連続
的に動作することが望ましい。
本発明の第二の発明は雑音キャンセル方法であり、雑音
源信号を情報信号の伝送速度と等しい速度で標本化して
複数の連続的な標本を生成し、それぞれの標本毎にその
標本に対応して第一の値として蓄えられた係数を乗算
し、この乗算により得られた複数の値を加算してキャン
セル信号を生成し、このキャンセル信号を入力信号から
減算して雑音源信号により生じた雑音を除去する雑音キ
ャンセル方法において、上記第一の値のひとつ以上に対
して第二の値を記憶し、タイミング変動が生じたときに
この第二の値を第一の値に結合または置換することを特
徴とする。
源信号を情報信号の伝送速度と等しい速度で標本化して
複数の連続的な標本を生成し、それぞれの標本毎にその
標本に対応して第一の値として蓄えられた係数を乗算
し、この乗算により得られた複数の値を加算してキャン
セル信号を生成し、このキャンセル信号を入力信号から
減算して雑音源信号により生じた雑音を除去する雑音キ
ャンセル方法において、上記第一の値のひとつ以上に対
して第二の値を記憶し、タイミング変動が生じたときに
この第二の値を第一の値に結合または置換することを特
徴とする。
これにより、タイミング変動が生じたときに、第二の値
により雑音信号のテーラ近似の第一次項を生成する。タ
イミング変動を故意に変動させて第二の値をトレーニン
グすることが望ましい。
により雑音信号のテーラ近似の第一次項を生成する。タ
イミング変動を故意に変動させて第二の値をトレーニン
グすることが望ましい。
補正する手段は、第二の値を第一の値に加算または減算
する手段を含むことが望ましい。
する手段を含むことが望ましい。
本発明の雑音キャンセル方法および装置では、雑音源信
号となる出力信号と入力信号との標本化位相にタイミン
グ変動が生じた場合に、このタイミング変動に対する補
正手段の追従は、あらかじめ記憶された限られた数の補
正すべき値を選択することにより適応的に速やかに行わ
れ、短い時間でタイミング変動による雑音をキャンセル
し、直ちに定常な受信状態に達することができる。
号となる出力信号と入力信号との標本化位相にタイミン
グ変動が生じた場合に、このタイミング変動に対する補
正手段の追従は、あらかじめ記憶された限られた数の補
正すべき値を選択することにより適応的に速やかに行わ
れ、短い時間でタイミング変動による雑音をキャンセル
し、直ちに定常な受信状態に達することができる。
第二の値によるトランスバーサルフィルタのタップ係数
の補正は、雑音信号をテーラ展開したときの一次の項を
求めることに対応している。より正確には、補正された
値を加算すると、雑音信号のテーラ展開の第一次項が得
られる。
の補正は、雑音信号をテーラ展開したときの一次の項を
求めることに対応している。より正確には、補正された
値を加算すると、雑音信号のテーラ展開の第一次項が得
られる。
第１図は本発明実施例雑音キャンセル装置のブロック構
成図である。
成図である。
この実施例は、音声帯域の電話線を通じて全二重データ
伝送を行うためのエコーキャンセラに本発明を実施した
例である。
伝送を行うためのエコーキャンセラに本発明を実施した
例である。
近端のデータは、端子10からディジタルアナログ変換器
12に入力され、多レベル信号に変換され、２線４線変換
回路15を経由して２線伝送線14に供給される。遠端のデ
ータは、２線伝送線14から２線４線変換回路15およびア
ナログディジタル変換器16を経由して、端子11に供給さ
れる。一例として端子10および11にはパソコン通信用の
ディジタル出力信号および入力信号が供給される。以下
では、ディジタルアナログ変換器12から２線伝送線14に
送出される信号を出力信号とし、２線伝送線14から到来
する信号を入力信号とする。
12に入力され、多レベル信号に変換され、２線４線変換
回路15を経由して２線伝送線14に供給される。遠端のデ
ータは、２線伝送線14から２線４線変換回路15およびア
ナログディジタル変換器16を経由して、端子11に供給さ
れる。一例として端子10および11にはパソコン通信用の
ディジタル出力信号および入力信号が供給される。以下
では、ディジタルアナログ変換器12から２線伝送線14に
送出される信号を出力信号とし、２線伝送線14から到来
する信号を入力信号とする。
分割器17A、17Bは、クロック発生器18により生成された
クロックパルスを分割し、ディジタルアナログ変換器12
およびアナログディジタル変換器16にタイミングパルス
を供給する。クロックパルスの分割方法は可変であり、
この変化のためにタイミング変動が生じる。また、本発
明が問題とするのはこのタイミング変動に起因する雑音
である。
クロックパルスを分割し、ディジタルアナログ変換器12
およびアナログディジタル変換器16にタイミングパルス
を供給する。クロックパルスの分割方法は可変であり、
この変化のためにタイミング変動が生じる。また、本発
明が問題とするのはこのタイミング変動に起因する雑音
である。
一般に、２線４線変換回路15は、ディジタルアナログ変
換器12からの出力信号と２線伝送線14の入力信号とを完
全に分離できない。このため出力信号に比例した微弱な
信号がアナログディジタル変換器16に供給されることに
なる。さらに、２線伝送線14およびこれに接続された電
話機等により出力信号が反射され、入力信号の雑音が増
加する。
換器12からの出力信号と２線伝送線14の入力信号とを完
全に分離できない。このため出力信号に比例した微弱な
信号がアナログディジタル変換器16に供給されることに
なる。さらに、２線伝送線14およびこれに接続された電
話機等により出力信号が反射され、入力信号の雑音が増
加する。
出力信号の送信によって生じる入力信号の雑音は、標本
信号プロセッサ19および減算器20で構成される雑音キャ
ンセル装置によりキャンセルできる。すなわち、標本信
号プロセッサ19によりキャンセル信号を生成し、このキ
ャンセル信号を標本化された入力信号から減算器20で減
算する。これにより得られた雑音の除去されたディジタ
ル入力信号を、誤差信号として標本信号プロセッサ19に
供給し、標本信号プロセッサ19の特性を適応させる。入
力信号に含まれる雑音は、端子10に供給されるデータに
関連しているので、このデータを標本信号プロセッサ19
の雑音源信号として使用する。
信号プロセッサ19および減算器20で構成される雑音キャ
ンセル装置によりキャンセルできる。すなわち、標本信
号プロセッサ19によりキャンセル信号を生成し、このキ
ャンセル信号を標本化された入力信号から減算器20で減
算する。これにより得られた雑音の除去されたディジタ
ル入力信号を、誤差信号として標本信号プロセッサ19に
供給し、標本信号プロセッサ19の特性を適応させる。入
力信号に含まれる雑音は、端子10に供給されるデータに
関連しているので、このデータを標本信号プロセッサ19
の雑音源信号として使用する。
標本信号プロセッサ19は、トランスバーサルフィルタで
構成され、縦続に接続されて遅延線を構成する複数の単
位遅延素子21（遅延時間Ｔ）と、雑音源信号および各単
位遅延素子21の出力（タップ22）がそれぞれ供給される
複数の処理回路23と、各処理回路23にそれぞれ接続され
た第一係数記憶回路24および第二係数記憶回路26と、各
処理回路23の出力に接続された加算器25とを備える。
構成され、縦続に接続されて遅延線を構成する複数の単
位遅延素子21（遅延時間Ｔ）と、雑音源信号および各単
位遅延素子21の出力（タップ22）がそれぞれ供給される
複数の処理回路23と、各処理回路23にそれぞれ接続され
た第一係数記憶回路24および第二係数記憶回路26と、各
処理回路23の出力に接続された加算器25とを備える。
単位遅延素子21で構成される遅延線には、端子10の信号
が入力される。処理回路23は、標本周期毎にタップ22の
値と第一係数記憶回路24の記憶している第一係数の読出
出力とを乗算する。さらに処理回路23は、第二係数記憶
回路26の記憶値により、タイミング変動による影響を補
償する。加算器25は、各処理回路23の出力を加算して、
減算器20にキャンセル信号を供給する。
が入力される。処理回路23は、標本周期毎にタップ22の
値と第一係数記憶回路24の記憶している第一係数の読出
出力とを乗算する。さらに処理回路23は、第二係数記憶
回路26の記憶値により、タイミング変動による影響を補
償する。加算器25は、各処理回路23の出力を加算して、
減算器20にキャンセル信号を供給する。
本実施例では第一係数と第二係数とを別々に処理回路23
に入力する構成としたが、第一係数を第二係数で補正し
た値を記憶し、これをタップ値に乗算することがより望
ましい。さらに、本実施例は線形適応フィルタを用いた
例を示したが、本発明の要点はタイミング変動を補償す
るために第二係数を用いることであり、非線形のフィル
タを用いても本発明を同様に実施できる。
に入力する構成としたが、第一係数を第二係数で補正し
た値を記憶し、これをタップ値に乗算することがより望
ましい。さらに、本実施例は線形適応フィルタを用いた
例を示したが、本発明の要点はタイミング変動を補償す
るために第二係数を用いることであり、非線形のフィル
タを用いても本発明を同様に実施できる。
第２図はタイミング変動による影響を示す説明図であ
る。
る。
ディジタルアナログ変換器12で生成した出力信号によ
り、雑音応答Ｎが生じる。アナログディジタル変換器16
が時刻t1、t2、t3…に標本化を行うと、強度N1、N2、N3
…の標本信号が得られる。標本信号プロセッサ19は、こ
の標本信号に対するキャンセル信号を生成し、雑音を実
質的にキャンセルする。ここで、アナログディジタル変
換器16の標本化位相がシフトして、時刻t11、t12、t13
…に標本化を行うとする。このときには、強度N11、
N12、N13…の標本信号が得られる。第二係数による補正
を行わない場合には、標本信号プロセッサ19が強度N1、
N2、N3…に対するキャンセル信号を出力し続け、強度差
ΔＮが生じる。本実施例では、第二係数記憶回路でこの
強度差ΔＮを補正するための値を記憶し、タイミング変
動による雑音を実質的に除去することができる。
り、雑音応答Ｎが生じる。アナログディジタル変換器16
が時刻t1、t2、t3…に標本化を行うと、強度N1、N2、N3
…の標本信号が得られる。標本信号プロセッサ19は、こ
の標本信号に対するキャンセル信号を生成し、雑音を実
質的にキャンセルする。ここで、アナログディジタル変
換器16の標本化位相がシフトして、時刻t11、t12、t13
…に標本化を行うとする。このときには、強度N11、
N12、N13…の標本信号が得られる。第二係数による補正
を行わない場合には、標本信号プロセッサ19が強度N1、
N2、N3…に対するキャンセル信号を出力し続け、強度差
ΔＮが生じる。本実施例では、第二係数記憶回路でこの
強度差ΔＮを補正するための値を記憶し、タイミング変
動による雑音を実質的に除去することができる。
第３図は標本信号プロセッサ19の別の一例の要部ブロッ
ク構成図である。この図では二つの単位遅延素子60およ
びひとつのタップ61に関連する部分の構成を示す。第１
図の例では第一係数記憶回路24と第二係数記憶回路26の
各出力が処理回路23に与えられる構成であったが、第３
図の例では第一係数記憶回路64の内部に第二係数記憶回
路65がアクセスして補正を行う構成である。また、第１
図では処理回路23、第一係数記憶回路24および第二係数
記憶回路26を概念的に示したが、第３図ではこれらの回
路を具体的に示す。
ク構成図である。この図では二つの単位遅延素子60およ
びひとつのタップ61に関連する部分の構成を示す。第１
図の例では第一係数記憶回路24と第二係数記憶回路26の
各出力が処理回路23に与えられる構成であったが、第３
図の例では第一係数記憶回路64の内部に第二係数記憶回
路65がアクセスして補正を行う構成である。また、第１
図では処理回路23、第一係数記憶回路24および第二係数
記憶回路26を概念的に示したが、第３図ではこれらの回
路を具体的に示す。
なお、この標本信号プロセッサ19は実際は１または小数
のプログラム処理回路により構成されるので、その内部
を示すブロックは機能ブロックである。第１図と第３図
では構成および概念の捉え方に一部ズレがあるので、各
ブロックの符号を違えて表示してあるが、第３図にはカ
ッコ書きで第１図に用いた符号を対応させて表示する。
のプログラム処理回路により構成されるので、その内部
を示すブロックは機能ブロックである。第１図と第３図
では構成および概念の捉え方に一部ズレがあるので、各
ブロックの符号を違えて表示してあるが、第３図にはカ
ッコ書きで第１図に用いた符号を対応させて表示する。
一方、第１図にもカッコ書きで第３図の符号を対応させ
て示す。
て示す。
ポート35は、縦続に接続された単位遅延素子60により構
成される遅延線に接続される。ポート73は第一係数回路
64に接続される。ポート82は、遅延素子91を介して、加
算器90の第一の入力端子に接続される。ポート83は加算
器90の第二の入力端子に接続される。ポート84は、第二
係数回路65に接続される。単位遅延素子60により提供さ
れるタップ61は、第一係数回路64に接続される。加算器
90の出力端子は第二係数回路65に接続される。第二係数
回路65は第一係数回路64に接続される。第一係数回路64
は、信号線63を介して加算器62の入力端子に接続され
る。
成される遅延線に接続される。ポート73は第一係数回路
64に接続される。ポート82は、遅延素子91を介して、加
算器90の第一の入力端子に接続される。ポート83は加算
器90の第二の入力端子に接続される。ポート84は、第二
係数回路65に接続される。単位遅延素子60により提供さ
れるタップ61は、第一係数回路64に接続される。加算器
90の出力端子は第二係数回路65に接続される。第二係数
回路65は第一係数回路64に接続される。第一係数回路64
は、信号線63を介して加算器62の入力端子に接続され
る。
ポート35には、端子10からの雑音源信号または前段の単
位遅延素子の出力信号が供給される。第一係数回路64
は、タップ61に対するタップ寄与を計算し、信号線63を
経由して加算器62に供給する。第二係数回路65は第一係
数回路64の係数値を補正する。加算器62は、第一係数回
路64からのタップ寄与の他に、信号線63Aを経由して他
のタップからのタップ寄与を受け取り、これらのタップ
寄与を加算してキャンセル信号を出力する。この加算器
62は第１図に示した加算器25に対応する。
位遅延素子の出力信号が供給される。第一係数回路64
は、タップ61に対するタップ寄与を計算し、信号線63を
経由して加算器62に供給する。第二係数回路65は第一係
数回路64の係数値を補正する。加算器62は、第一係数回
路64からのタップ寄与の他に、信号線63Aを経由して他
のタップからのタップ寄与を受け取り、これらのタップ
寄与を加算してキャンセル信号を出力する。この加算器
62は第１図に示した加算器25に対応する。
標本信号プロセッサ19は多数のタップを含んでいるが、
すべてのタップに第二係数回路65が必要なわけではな
く、タイミング変動による雑音を実質的に消去できるよ
うなタップにだけ備えていれば十分である。
すべてのタップに第二係数回路65が必要なわけではな
く、タイミング変動による雑音を実質的に消去できるよ
うなタップにだけ備えていれば十分である。
次に第一係数回路64および第二係数回路65について詳細
に説明する。
に説明する。
第一係数回路64は、単位遅延素子70、加算器71、86、89
および乗算器72、74により構成される。乗算器74の二つ
の入力端子には、それぞれポート73およびタップ61が接
続される。乗算器74の出力端子は加算器71の第一の入力
端子に接続される。加算器71の出力端子は単位遅延素子
70に接続される。単位遅延素子70の出力端子は加算器89
の第一の入力端子に接続される。加算器89の出力端子は
加算器71の第二の入力端子と加算器86の第一の入力端子
とに接続される。加算器86の出力端子は乗算器72の第一
の入力端子に接続される。乗算器72の第二の入力端子に
はタップ61が接続される。乗算器72の出力は信号線63を
経由して加算器62に接続される。
および乗算器72、74により構成される。乗算器74の二つ
の入力端子には、それぞれポート73およびタップ61が接
続される。乗算器74の出力端子は加算器71の第一の入力
端子に接続される。加算器71の出力端子は単位遅延素子
70に接続される。単位遅延素子70の出力端子は加算器89
の第一の入力端子に接続される。加算器89の出力端子は
加算器71の第二の入力端子と加算器86の第一の入力端子
とに接続される。加算器86の出力端子は乗算器72の第一
の入力端子に接続される。乗算器72の第二の入力端子に
はタップ61が接続される。乗算器72の出力は信号線63を
経由して加算器62に接続される。
加算器71、単位遅延素子70および加算器89は、第一係数
を蓄える帰還ループを構成する。ただし加算器89は、第
二係数により第一係数を補正するためのものであり、第
一係数を蓄えるためのものではない。
を蓄える帰還ループを構成する。ただし加算器89は、第
二係数により第一係数を補正するためのものであり、第
一係数を蓄えるためのものではない。
ポート73には、「１」以下の値が乗算された誤差信号が
供給される。乗算器74は、タップ61の値によりこの誤差
信号をスケーリングする。加算器71は、このスケーリン
グされた誤差信号を、第一係数値に加算する。加算器86
は第二係数による第一係数の補正に関連しており、これ
については後述する。乗算器72は、タップ61の値と第一
係数との積を生成し、信号線63にタップ寄与を供給す
る。
供給される。乗算器74は、タップ61の値によりこの誤差
信号をスケーリングする。加算器71は、このスケーリン
グされた誤差信号を、第一係数値に加算する。加算器86
は第二係数による第一係数の補正に関連しており、これ
については後述する。乗算器72は、タップ61の値と第一
係数との積を生成し、信号線63にタップ寄与を供給す
る。
第二係数回路65は、単位遅延素子80、加算器81および乗
算器85、87、88により構成される。乗算器87の二つの入
力端子には、それぞれポート84と乗算器74の出力端子と
が接続される。乗算器87の出力端子は加算器81の第一の
入力端子に接続される。加算器81の出力端子は単位遅延
素子80に接続される。単位遅延素子80の出力端子は、加
算器81の第二の入力端子と、乗算器88の第一の入力端子
と、乗算器85の第一の入力端子とに接続される。乗算器
88の第二の入力端子には、加算器90の出力が接続され
る。乗算器85の第二の入力端子にはポート84が接続され
る。乗算器88の出力端子は、加算器89の第二の入力端子
に接続される。乗算器85の出力端子は、加算器86の第二
の入力端子に接続される。単位遅延素子80および加算器
81は、第二係数を蓄える帰還ループを構成する。
算器85、87、88により構成される。乗算器87の二つの入
力端子には、それぞれポート84と乗算器74の出力端子と
が接続される。乗算器87の出力端子は加算器81の第一の
入力端子に接続される。加算器81の出力端子は単位遅延
素子80に接続される。単位遅延素子80の出力端子は、加
算器81の第二の入力端子と、乗算器88の第一の入力端子
と、乗算器85の第一の入力端子とに接続される。乗算器
88の第二の入力端子には、加算器90の出力が接続され
る。乗算器85の第二の入力端子にはポート84が接続され
る。乗算器88の出力端子は、加算器89の第二の入力端子
に接続される。乗算器85の出力端子は、加算器86の第二
の入力端子に接続される。単位遅延素子80および加算器
81は、第二係数を蓄える帰還ループを構成する。
ポート82には、ディジタルアナログ変換器12にてタイミ
ング変動が生じたことを示す信号が供給される。ポート
83には、アナログディジタル変換器16にタイミング変動
が生じたことを示す信号が供給される。ポート84には、
トレーニング用のタイミング変動（トレーニング変動）
が、アナログディジタル変換器16で生じたことを示す信
号が供給される。
ング変動が生じたことを示す信号が供給される。ポート
83には、アナログディジタル変換器16にタイミング変動
が生じたことを示す信号が供給される。ポート84には、
トレーニング用のタイミング変動（トレーニング変動）
が、アナログディジタル変換器16で生じたことを示す信
号が供給される。
第２図で示したタイミング変動では、アナログディジタ
ル変換器16の標本化位相が単位時間だけ遅れた場合を示
した。このような変動の場合には、ポート83に「−１」
が入力される。標本化位相が単位時間の２倍、３倍、…
と遅れた場合には、ポート83に「−２」、「−３」、…
が入力される。標本化位相が進んだ場合には、同様に
「＋１」、「＋２」、「＋３」、…が入力される。第二
係数値を適応させるのは、この係数値を使用したときに
限られ、しかも満足に適応させるには時間がかかる。こ
のため、初期トレーニング期間（このときに第一係数の
トレーニングも行う）または望ましくはプロセッサの動
作中に連続的に、アナログディジタル変換器16の動作タ
イミングにトレーニング変動を導入する。ただし、トレ
ーニング変動は平均標本化位相を変化させるものではな
い。
ル変換器16の標本化位相が単位時間だけ遅れた場合を示
した。このような変動の場合には、ポート83に「−１」
が入力される。標本化位相が単位時間の２倍、３倍、…
と遅れた場合には、ポート83に「−２」、「−３」、…
が入力される。標本化位相が進んだ場合には、同様に
「＋１」、「＋２」、「＋３」、…が入力される。第二
係数値を適応させるのは、この係数値を使用したときに
限られ、しかも満足に適応させるには時間がかかる。こ
のため、初期トレーニング期間（このときに第一係数の
トレーニングも行う）または望ましくはプロセッサの動
作中に連続的に、アナログディジタル変換器16の動作タ
イミングにトレーニング変動を導入する。ただし、トレ
ーニング変動は平均標本化位相を変化させるものではな
い。
アナログディジタル変換器16の動作タイミングにトレー
ニング変動が導入されると、このことを示す信号がポー
ト84に入力される。乗算器85は、このポート84の信号に
より、単位遅延素子80からの第二係数をスケーリングす
る。加算器86は、このスケーリングされた第二係数を第
一係数に加算し、これを乗算器72に供給する。第一係数
を適応させるには、乗算器74の出力したスケーリングさ
れた誤差信号を用いる。すなわち、この誤差信号とポー
ト84の指示信号とを乗算器87で乗算し、この値を加算器
81で第二係数に加算する。
ニング変動が導入されると、このことを示す信号がポー
ト84に入力される。乗算器85は、このポート84の信号に
より、単位遅延素子80からの第二係数をスケーリングす
る。加算器86は、このスケーリングされた第二係数を第
一係数に加算し、これを乗算器72に供給する。第一係数
を適応させるには、乗算器74の出力したスケーリングさ
れた誤差信号を用いる。すなわち、この誤差信号とポー
ト84の指示信号とを乗算器87で乗算し、この値を加算器
81で第二係数に加算する。
アナログディジタル変換器16の標本化位相が、標本化位
相を改善するために変動した場合には、この変動を示す
信号がポート83に入力される。ポート83の信号は、加算
器90を介して乗算器88に供給される。乗算器88は、単位
遅延素子80に蓄えられた第二係数をスケーリングし、こ
れを加算器89に供給する。したがって、実際のタイミン
グ変動が生じたときには、第二係数それ自身は適応され
ないが、加算器89により第一係数を補正することができ
る。また、加算器89を第一係数を蓄える帰還ループ内に
組込んだことから、第一係数を常に適応させることがで
きる。
相を改善するために変動した場合には、この変動を示す
信号がポート83に入力される。ポート83の信号は、加算
器90を介して乗算器88に供給される。乗算器88は、単位
遅延素子80に蓄えられた第二係数をスケーリングし、こ
れを加算器89に供給する。したがって、実際のタイミン
グ変動が生じたときには、第二係数それ自身は適応され
ないが、加算器89により第一係数を補正することができ
る。また、加算器89を第一係数を蓄える帰還ループ内に
組込んだことから、第一係数を常に適応させることがで
きる。
ディジタルアナログ変換器12にタイミング変動が生じる
と、これを示す信号がポート82に入力され、遅延素子91
および加算器90を介して乗算器88に供給される。遅延素
子91による遅延時間nTは、タップ61を得るためのｎ個の
単位遅延素子60による遅延時間に等しい。ディジタルア
ナログ変換器12のタイミング変動は、２線伝送線14に送
出する信号に関連するものであり、タップ61の遅延時間
と同じだけ遅延される必要がある。
と、これを示す信号がポート82に入力され、遅延素子91
および加算器90を介して乗算器88に供給される。遅延素
子91による遅延時間nTは、タップ61を得るためのｎ個の
単位遅延素子60による遅延時間に等しい。ディジタルア
ナログ変換器12のタイミング変動は、２線伝送線14に送
出する信号に関連するものであり、タップ61の遅延時間
と同じだけ遅延される必要がある。
以上の説明では、標本信号プロセッサ19のひとつのタッ
プ61に関連する部分を、乗算器、加算器および遅延素子
の機能ブロックにより説明したが、これらの機能ブロッ
クを必ずしも物理的に実施する必要はなく、他の回路構
成でも本発明を同様に実施できる。
プ61に関連する部分を、乗算器、加算器および遅延素子
の機能ブロックにより説明したが、これらの機能ブロッ
クを必ずしも物理的に実施する必要はなく、他の回路構
成でも本発明を同様に実施できる。
第２図に示した雑音信号Ｎを、時間ｔの関数ｆにより、 Ｎ＝ｆ（ｔ） と表すことができる。第３図に示した回路は、時間ｔに
対して関数（ｆ）のキャンセル信号を生成するが、タイ
ミング変動により時間シフトΔｔが生じたときには、 ｆ（ｔ＋Δｔ）＝ｆ（ｔ）＋Δｔ・ｆ′（ｔ） の直線近似でキャンセル信号を生成する。すなわち上述
の第二係数は、テーラ展開の第一次項により表される。
さらに正確な値を得るためには第二次項を計算し、 ｆ（ｔ＋Δｔ） ＝ｆ（ｔ）＋Δｔ・ｆ′（ｔ）＋（Δｔ）2f″（ｔ） をキャンセル信号とする。このような例を以下に示す。
対して関数（ｆ）のキャンセル信号を生成するが、タイ
ミング変動により時間シフトΔｔが生じたときには、 ｆ（ｔ＋Δｔ）＝ｆ（ｔ）＋Δｔ・ｆ′（ｔ） の直線近似でキャンセル信号を生成する。すなわち上述
の第二係数は、テーラ展開の第一次項により表される。
さらに正確な値を得るためには第二次項を計算し、 ｆ（ｔ＋Δｔ） ＝ｆ（ｔ）＋Δｔ・ｆ′（ｔ）＋（Δｔ）2f″（ｔ） をキャンセル信号とする。このような例を以下に示す。
第４図はテーラ展開の第二次項による補正を行う例につ
いてその回路を示す。第３図に示した回路と同等の機能
を実行する構成要素には、同一の番号を「′」を付加し
て示す。同様にカッコ書きで第１図と対応可能なブロッ
クについて第１図に用いた符号を表示する。
いてその回路を示す。第３図に示した回路と同等の機能
を実行する構成要素には、同一の番号を「′」を付加し
て示す。同様にカッコ書きで第１図と対応可能なブロッ
クについて第１図に用いた符号を表示する。
テーラ展開の第二次項に関する補正係数は、単位遅延素
子100および加算器101により蓄えられる。この補正係数
はｆ″（ｔ）に関連する値であり、これに時間シフトΔ
ｔの自乗を乗算する必要がある。
子100および加算器101により蓄えられる。この補正係数
はｆ″（ｔ）に関連する値であり、これに時間シフトΔ
ｔの自乗を乗算する必要がある。
トレーニング変動が生じているときには、これを示す信
号がポート84′に供給される。乗算器102は、ポート8
4′の信号を単位遅延素子100の出力に乗算する。加算器
103は、乗算器102の出力を単位遅延素子80′の出力に加
算する。乗算器85′は、加算器103の出力にポート84′
の信号を乗算する。これにより、単位遅延素子80′の出
力にポート84′の信号を乗算した値と、単位遅延素子10
0の出力にポート84′の信号の自乗を乗算した値との加
算値が得られる。
号がポート84′に供給される。乗算器102は、ポート8
4′の信号を単位遅延素子100の出力に乗算する。加算器
103は、乗算器102の出力を単位遅延素子80′の出力に加
算する。乗算器85′は、加算器103の出力にポート84′
の信号を乗算する。これにより、単位遅延素子80′の出
力にポート84′の信号を乗算した値と、単位遅延素子10
0の出力にポート84′の信号の自乗を乗算した値との加
算値が得られる。
実際のタイミング変動が生じたときには、乗算器102お
よび加算器103の代わりに乗算器104および加算器105を
用いて、同様の動作により補正を行うことができる。
よび加算器103の代わりに乗算器104および加算器105を
用いて、同様の動作により補正を行うことができる。
第二次項の補正係数を適応させるためには、第一次項の
補正係数を適応させるための乗算器87′の出力を用い
る。この乗算器87′の出力を、スケーリング回路106に
より線形にスケーリングし、このスケーリング回路106
の出力に、乗算器107でポート84′の信号を乗算する。
これにより、トレーニング変動を示す信号が自乗され、
第二次項の補正係数を適応させることができる。
補正係数を適応させるための乗算器87′の出力を用い
る。この乗算器87′の出力を、スケーリング回路106に
より線形にスケーリングし、このスケーリング回路106
の出力に、乗算器107でポート84′の信号を乗算する。
これにより、トレーニング変動を示す信号が自乗され、
第二次項の補正係数を適応させることができる。
すべての係数を同時に適応させるには、適応要素を更新
するために使用する値、すなわちポート84′の信号およ
びその自乗値（例えばΔｔおよび（Δｔ）２）の平均値
が「０」でなければならない。しかし、自乗値に対して
平均値が「０」となることはないので、第二次項の係数
を適応するには、第一次項の係数を適応させた後に行
う。
するために使用する値、すなわちポート84′の信号およ
びその自乗値（例えばΔｔおよび（Δｔ）２）の平均値
が「０」でなければならない。しかし、自乗値に対して
平均値が「０」となることはないので、第二次項の係数
を適応するには、第一次項の係数を適応させた後に行
う。
第二次項を求める回路をひとつのセル構造として用いる
ことにより、テーラ展開のより高次の項（例えばｆの三
次導関数等）を、第一次項から第二次項を求めると同様
に計算することができる。ただし、同時に適応させるこ
とのできる係数は、ひとつの奇数次係数およびひとつの
偶数次係数だけであり、個々の組に対して独立に適応さ
せる必要がある。
ことにより、テーラ展開のより高次の項（例えばｆの三
次導関数等）を、第一次項から第二次項を求めると同様
に計算することができる。ただし、同時に適応させるこ
とのできる係数は、ひとつの奇数次係数およびひとつの
偶数次係数だけであり、個々の組に対して独立に適応さ
せる必要がある。
以上説明したように、本発明の雑音キャンセル方法およ
び装置は、入力信号に含まれる雑音がキャンセル信号に
対してタイミング変動している場合でも、十分にこの雑
音を除去することができる。
び装置は、入力信号に含まれる雑音がキャンセル信号に
対してタイミング変動している場合でも、十分にこの雑
音を除去することができる。
本発明は、特に、簡便なモデム装置に実装してアナログ
電話回線を利用してパーソナルコンピュータなどのディ
ジタル信号を双方向に伝送する通信方式に利用するとき
に、２線４線変換器や回線の反射により生じる雑音を有
効にかつ速やかに除去できる効果がある。本発明はその
構成が簡単であり、安価な装置として提供することがで
きる効果がある。
電話回線を利用してパーソナルコンピュータなどのディ
ジタル信号を双方向に伝送する通信方式に利用するとき
に、２線４線変換器や回線の反射により生じる雑音を有
効にかつ速やかに除去できる効果がある。本発明はその
構成が簡単であり、安価な装置として提供することがで
きる効果がある。
第１図は本発明実施例雑音キャンセル装置のブロック構
成図。 第２図は雑音応答の波形を示す図。 第３図は標本信号プロセッサの要部ブロック構成図。 第４図は第二次項による補正回路を含む標本信号プロセ
ッサの要部ブロック構成図。 10、11……端子、12……ディジタルアナログ変換器、14
……２線伝送線、15……ハイブリッド結合器、16……ア
ナログディジタル変換器、17A、17B……分割器、18……
クロック発生器、19……標本信号プロセッサ、20……減
算器、21……単位遅延素子、22……タップ、23……処理
回路、24……第一係数記憶回路、25……加算器、26……
第二係数記憶回路、60……単位遅延素子、61……タッ
プ、62……加算器、63、63A……信号線、64……第一係
数回路、65……第二係数回路、70……単位遅延素子、71
……加算器、72……乗算器、73……ポート、74……乗算
器、80……単位遅延素子、81……加算器、82、83、84…
…ポート、85……乗算器、86……加算器、87……乗算
器、88……乗算器、89……加算器、90……加算器、91…
…遅延素子、100……単位遅延素子、101……加算器、10
2……乗算器、103……加算器、104……乗算器、105……
加算器、106……スケーリング回路。
成図。 第２図は雑音応答の波形を示す図。 第３図は標本信号プロセッサの要部ブロック構成図。 第４図は第二次項による補正回路を含む標本信号プロセ
ッサの要部ブロック構成図。 10、11……端子、12……ディジタルアナログ変換器、14
……２線伝送線、15……ハイブリッド結合器、16……ア
ナログディジタル変換器、17A、17B……分割器、18……
クロック発生器、19……標本信号プロセッサ、20……減
算器、21……単位遅延素子、22……タップ、23……処理
回路、24……第一係数記憶回路、25……加算器、26……
第二係数記憶回路、60……単位遅延素子、61……タッ
プ、62……加算器、63、63A……信号線、64……第一係
数回路、65……第二係数回路、70……単位遅延素子、71
……加算器、72……乗算器、73……ポート、74……乗算
器、80……単位遅延素子、81……加算器、82、83、84…
…ポート、85……乗算器、86……加算器、87……乗算
器、88……乗算器、89……加算器、90……加算器、91…
…遅延素子、100……単位遅延素子、101……加算器、10
2……乗算器、103……加算器、104……乗算器、105……
加算器、106……スケーリング回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−52125（ＪＰ，Ａ) 特開 昭59−146231（ＪＰ，Ａ)
Claims (10)
- 【請求項１】アナログ電話回線に接続された２線４線変
換回路（15）と、この４線側の送信路に接続されたディ
ジタル・アナログ変換器（12）と、この４線側の受信路
に接続されたアナログ・ディジタル変換器（16）と、こ
のディジタル・アナログ変換器（12）の入力側に到来す
る入力信号からキャンセル信号を生成する標本信号プロ
セッサ（19）と、このキャンセル信号を上記アナログ・
ディジタル変換器（16）の出力信号から減算する減算手
段（20）とを備え、上記標本信号プロセッサ（19）はこ
の減算手段（20）の出力に現れる信号を取込みその減算
手段の出力に現れる信号に含まれる雑音が小さくなるよ
うに適応的に前記キャンセル信号を自動的に変更する手
段を含む雑音キャンセル装置において、 上記標本信号プロセッサは、上記アナログ・ディジタル
変換器（16）の出力信号に含まれる雑音の原因となる信
号のクロックタイミングが上記入力信号に対してΔｔだ
け変化したときに上記キャンセル信号をｆ（ｔ）からｆ
（ｔ＋Δｔ）に補正すべき値を単位時間の正および負の
整数倍に相当するΔｔについてあらかじめ記憶してお
き、上記減算手段の出力に現れる差分が小さくなるよう
にこの補正すべき値を上記整数倍のうちの小さい倍数の
値から順に適応的に選択して上記キャンセル信号を補正
する補正手段を含む ことを特徴とする雑音キャンセル装置。 - 【請求項２】上記標本信号プロセッサは、上記入力信号
を縦続接続された単位遅延素子に供給し、その複数のタ
ップに現れる信号に重み付けを行い、その重み付けされ
た信号を合成するトランスバーサルフィルタを含み、上
記雑音の原因となる信号のタイミングと上記入力信号の
タイミングとの間の位相が変動したときに、上記減算手
段の出力に現れる差分が最小になるように上記トランス
バーサルフィルタの重み付けを変更制御して上記キャン
セル信号の補正を行う手段を含む特許請求の範囲第
（１）項に記載の雑音キャンセル装置。 - 【請求項３】トランスバーサルフィルタはその一つ以上
のタップに、それぞれタップ係数を生成するための二つ
以上の値をあらかじめ記憶する手段を含む特許請求の範
囲第（２）項に記載の雑音キャンセル装置。 - 【請求項４】補正手段は、上記二つ以上の値の第一の値
に第二の値を加算または減算する手段を含む特許請求の
範囲第（３）項に記載の雑音キャンセル装置。 - 【請求項５】補正手段は、複数のタップの第二の値を結
合して雑音信号のテーラ近似の一次項を生成する手段を
含む特許請求の範囲第（４）項に記載の雑音キャンセル
装置。 - 【請求項６】補正手段は、第二の値を適応させるため
に、トレーニング用のタイミング変動を導入するトレー
ニング手段を含む特許請求の範囲第（１）項に記載の雑
音キャンセル装置。 - 【請求項７】トレーニング手段は連続的に動作する特許
請求の範囲第（６）項に記載の雑音キャンセル装置。 - 【請求項８】アナログ電話回線に２線４線変換回路（1
5）が接続され、この４線側の送信路にディジタル・ア
ナログ変換器（12）が接続され、この４線側の受信路に
アナログ・ディジタル変換器（16）が接続され、このデ
ィジタル・アナログ変換器（12）の入力に到来する入力
信号からキャンセル信号を生成して、このキャンセル信
号を上記アナログ・ディジタル変換器（16）の出力信号
から減算するとともに、減算された信号出力に現れる雑
音が小さくなるように適応的に前記キャンセル信号を自
動的に変更する雑音キャンセル方法において、 上記雑音の原因となる信号を標本化して複数の連続的な
標本を生成し、それぞれの標本毎にその標本に対応して
第一の値として蓄えられた係数を乗算し、この乗算によ
り得られた複数の値を加算して上記キャンセル信号を生
成し、 上記第一の値に対して第二の値を単位時間の正および負
の整数倍に設定された予期されるタイミング変動につい
てあらかじめ記憶しておき、 タイミング変動が生じたときに、前記整数倍の小さい倍
数から順に、上記キャンセル信号を上記アナログ・ディ
ジタル変換器の出力信号から減算した結果が小さくなる
ように、適応的に前記第二の値を上記第一の値に結合ま
たは置換することを特徴とする雑音キャンセル方法。 - 【請求項９】タイミング変動が生じたときに、第二の値
により雑音信号のテーラ近似の第一次項を生成する特許
請求の範囲第（８）項に記載の雑音キャンセル方法。 - 【請求項１０】タイミング変動を故意に発生させて第二
の値をトレーニングする特許請求の範囲第（８）項に記
載の雑音キャンセル方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8502182 | 1985-01-29 | ||
| GB858502182A GB8502182D0 (en) | 1985-01-29 | 1985-01-29 | Noise cancellation |
| GB8515371 | 1985-06-18 | ||
| GB858515371A GB8515371D0 (en) | 1985-01-29 | 1985-06-18 | Adaptive filters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61256833A JPS61256833A (ja) | 1986-11-14 |
| JPH0758923B2 true JPH0758923B2 (ja) | 1995-06-21 |
Family
ID=26288727
Family Applications (1)
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|---|---|---|---|
| JP61017681A Expired - Lifetime JPH0758923B2 (ja) | 1985-01-29 | 1986-01-29 | 雑音キャンセル方法および装置 |
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| EP (1) | EP0192359B1 (ja) |
| JP (1) | JPH0758923B2 (ja) |
| AT (1) | ATE41277T1 (ja) |
| AU (1) | AU589941B2 (ja) |
| CA (1) | CA1251269A (ja) |
| DE (1) | DE3662323D1 (ja) |
| IE (1) | IE57178B1 (ja) |
| NZ (1) | NZ214905A (ja) |
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-
1991
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