JPS60247708A - プログラマブル・コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はプログラマブル・コントローラの処理方式に係
り、特に、高速並列処理方式に関する。

〔発明の背景〕

プログラマブル・コントローラは計算機の一種で、一般
産業の制御装置として、弁の開閉制御、モーターの起動
停止制御等に用いられ、制御対象の入出力数十点〜数千
点に及ぶ規模に適用されている。また、演算速度の面で
は低速から高速まで各糧提供されているが、特に、高速
処理のニーズが高まっている〇 高速処理の手段は、第一に、プログラマブル等コントロ
ーラの命令実行時間を短縮すること翫第二に、複数のプ
ログラマブル・コントローラで処理の分担をする方法が
ある。命令実行時間の短縮に関しては、採用可能な論理
回路の技術レベルによυ決まシ、おのずと限界がある。

また、複数コントローラによる処理の分担法は、システ
ムの複雑化、コストアップ等の問題があシ、これも決め
手にはならない。従って、昼速処理の要求には、高速機
種の開発が必要となる。第１図ないし第４図で従来技術
について説明する。

第１図に従来のプログラマブル・コントローラのシステ
ム構成図を示す。２は制御対象の制御指令である命令を
記憶する記憶装置、１は記憶装置２に格納されている命
令を実行する処理装置、３は制御対象への入出力動作を
実行する入出力装置である。

処理装置１についてさらに説明を加える。１６はプログ
ラムカラ／りで、この内容が、アドレスバス２１を介し
て記憶装置２および入出力装置３に加えられる。１４は
命令レジスタで、記憶装置２から読み出された命令が格
納される。１５はデコーダであり、命令レジスタの内容
を解読し、命令実行の指令を発する。１１はアキュムレ
ータであり、演算用のレジスタである。１２はテンポラ
リレジスタで、アキュムレータ１１の内容と他のデータ
を演算するときに、そのデータを格納する。

１３は、演算器で、命令に従って各種演算を実行する。

１７は制御回路で、処理装置全体を制御する回路である
。

本プログラマブル・コントローラの代表的な動作は次の
通りである。

はじめに、プログラムカウンタ１６が、記憶装置２に対
し命令読み出しのアドレスをアドレスバス２１に出力す
る。記憶装置２は指定されたアドレスの内容をデータバ
ス２２に出力する。データバス２２のデータはアキュム
Ｖ−夕１１および、命令レジスタ１４に格納される。命
令レジスタ１４の内容はデコーダ１５で解読され、演算
器１３に演算指令が発せられる。この指令に従って演算
器１３は演算を実行する。

第２図のシーケンス回路図と、第３図のプログラム説明
図でプログラマブル・コントローラの動作を説明する。

第２図のシーケンスは式で表わせば次のようである。Ｉ
ＮＩ〜ＩＮ、４０ＵＴ１は入出力の番号を示す。

ＯＵＴ　１＝　（（ＩＮ　１）十（ＩＮ２）　）（（Ｉ
Ｎ　３）−（ＩＮ４））第３図において、ＰＣはプログ
ラムカウンタの値を示す。ＰＣＯではｌＮｌ０内答をア
キュムレータＡに転送する。これをＡ（ＩＮＩ）と説明
している。ＰＣＩではアキュムレータの内容と、ＩＮ２
の内容の「和」をアキュムレータに格納する。ＰＣ２で
はアキュムレータＡの内容をワーキングメモリＷＭＩに
格納する。このように次々と命令を実行し、ＰＮ８の命
令を実行すると、演算結果が、０ＵＴ１に出力され、第
２図のシーケンスは実行さ・ねたことになる。

このように、従来の処理方式では、処理装置が、−命令
毎に転送、または、演算を実行してゆくため、処理速度
は命令の実行時間で決められてしまい、大巾な処理速度
向上が望めない。

第４図は、第２図に示すシーケンスを、ハードウェアロ
ジックで構成した場合の実体配線図である。図中３は入
出力装置、８は演算装置、９は入出力装置３と演算装置
８または、演算装置端子間の配線、８３は演算装置を構
成する演算回路である。この回路はハードウェアのみで
動作する回路であるから高速動作をすることは明白であ
る。しかし、この回路は、回路作成、変更に配線作業が
発生し、扱いにくい問題がある。

〔発明の目的〕

本発明の目的は、並列演算方式を採用し、処理速度を大
巾にアップした高速処理プログラマブルコントローラを
提供するにある。

〔発明の概要〕

本発明は多数個の並列動作可能な演算回路を設け、演算
回路間の配線に相当する機能を新たに設け、並列演算方
式を実現し、高速処理、プログラマブル・コントローラ
を実現したものである。

〔発明の実施例〕

第５図は本発明のプログラマブル・コントローラのシス
テム構成図である。２は記憶装置で、第８図に示すよう
に転送命令が格納されている。８は演算装置であ如、並
列動作可能な多数個の演算回路からなる。３は制御対象
への入出力動作を実行する入出力装置である。７は転送
装置で記憶装置２から転送命令を読み出し、演算装置８
および、入出力装置３に転送指令を送出する。演算装置
８の詳細構成を説明する。８３は演算回路、８２は演算
回路８３へ演算データを印加する演算レジスタ、８１は
書き込みアドレスバス１０２のアドレス信号ＳＡの指定
する演算レジスタ８２を選択する演算デコーダ、８４は
読み出しアドレスバス１０１のアドレスＤＡの指定する
演算回路８３を選択し、演算結果を読み出すセレクタ・
−である。

転送装置７の詳細構成は次の通りである。７４はプログ
ラムカウンタで記憶装置２に対し、読み出しアドレスＡ
ＤＤＲを出力する。このアドレスは順次プラス１され更
新される。７２は記憶装置２から読み出された転送指令
の中の転送先を示す賽き込みアドレスを格納する書き込
みアドレスレジスタである。７１は記憶装置２がら読み
出された転送指令の中の転送元を示す読み出しアドレス
を格納する読み出しアドレスレジスタである。７３は書
き込みタイミング信号、読み出しタイミング信号を出力
するタイミング信号発生回路である。

次に、呆発明のプログラマブル・コントローラの動作に
ついて、第５図ないし第８図で説明する。

第６図は本発明のプログラマブル・コントローラのタイ
ムチャート、第７図はプログラマブル・コントローラの
制御例２を示すシーケンス回路図である。このシーケン
スの内容は、入出力装置から、データＩＮＩ〜ＩＮ４を
読み出し演算し、結果を入出力装置０ＵＴ１に格納する
ものである。

演算内容を式で表わすと、 ０ＵＴ１＝（（ＩＮＮ）＋（ｒＮ２）Ｈ（ＩＮ３）−（
ＩＮ４））第８図は第７図に示すシーケンスを実行する
プログラム説明図である。

第７図に示すシーケンスを、第８図に示すプログラムに
従って実行する動作を第５図、第６図で説明する。第５
図の転送装置７のプログラムカウンタ７４からアドレス
が出力される。このアドレスをＰＣとする。このＰＣは
第６図に示すように、ＰＣＯを出力すると、記憶装置２
から命令が読み出され、転送装置の読み出しアドレスレ
ジスタ７２を介して読み出しアドレスＳＡが、書き込み
アドレスレジスタ７１を介して、書き込みアドレスＤＡ
が、演算装置８と入出力装置３に印加される。この転送
命令は第８図に示すように下記の通シである。

ＩＮｌ、＋１ これは、入出力装置２のＩＮＩアドレスのデータを読み
出し、演算装置２の演算回路＋１に書き込む命令である
。入出力装置２は伝送装置７がら出力される読み出しタ
イミング信号１０３に従って、アドレスＩＮＩのデータ
ＤＢ、をデータバス１０５に出力する。データバス１０
５は、演算装置８、入出力装置３の共通バスのため、入
出力装置の出力データＤＲは、演算装置８に印加され、
転送装置から出力される書き込みタイミング信号１０３
に同期して演算デコーダ８１を介し、レジスタ８２中Ｒ
，ＥＧＩに転送され、演算回路８３中＋１端子に印加さ
れる。

このように転送を終了すると、転送装置のプログラムカ
ウンタ４は＋１更新し、次の転送命令を実行する。プロ
グラムカラ／りが０〜１まで進むと第７図の「＋」演算
回路は新しいＩＮＩ。

ＩＮ２のデータで演算を開始する。さらに、プログラム
カウンタが２．３まで進むと「−」演算回路は新しいＩ
Ｎ３．ＩＮ４のデータで演算を開始する。このようにし
て、プログラムカウンタが６まで進むと、第７図のシー
ケンス演算が完了し、演算結果が、入出力装置の０ＵＴ
１に格納される。

この動作から明らかなように、演算回路が多い程、演算
回路の並列動作が可能となり、高速処理に寄与すること
がわかる。

次に、本発明のプログラマブル−コントローラの処理速
度について説明する。演算の実行はハードウェアで並列
に実行されるため、演算速度はデータの転送速度で決ま
る。データ転送速度の決定要因は、記憶装置２からの命
令読み出し時間と、演算回路８３間、または、演算回路
８３と入出力装置３間のデータ転送時間がある。これら
の回路は高速素子が適用可能なたＶｌ、転送速度の高速
化が容易に実現可能である。従って、プログラマブル・
コントローラの処理の高速化を図ることができる。

〔発明の効果〕

本発明によれば、高速処理プログラマブル・コントロー
ラが実現可能となる。

【図面の簡単な説明】

第１図は従来のプログラマブル嚇コントローラのシステ
ム構成図、第２図はプログラマブル・コントローラの制
御例を示すシーケンス回路図、第３図は第２図のシーケ
ンスを実行するプログラム説明図、第４図は第２図のシ
ーケンスの実体配線図、第５図は本発明のプログラマブ
ル・コントロ図はプログラマブル−コントローラの他の
制御例を示すシーケンス回路図、第８図は、第７図のシ
ーケンスを実行するプログラム説明図である。 １・・・処理装置、２・・・記憶装置、３・・・入出力
装置、宅１図 宅４図 率５図 も■図 卒８０

Claims (1)

1. 【特許請求の範囲】 １、制御対象の制御指令であるデータ転送・演算等の命
   令を記憶する記憶装置と、この記憶装置に格納されてい
   る命令を読み出し・解読し、この結果に従ってデータ転
   送・演算等を実行する処理装置と、制御対象へ、の入出
   力動作を実行する入出力装置から構成されるプログラマ
   ブル・コントローラにおいて、 前記処理装置を、入力信号が印加されると自動的に規定
   の出力信号を出力する複数の並列動作可能な演算回路か
   らなる演算装置と、前記記憶装置に格納されている命令
   を読み出し、実行する転送装置とからなることを特徴と
   するプログラマブル・コントローラ。 ２．４？−許請求の範囲第１項において、前記記憶装置
   の命令が転送命令からなり、演算命令を含まない構成で
   あることを特徴とするプログラマブル・コントローラ。 ３、特許請求の範囲第１項において、 前記転送装置が、前記記憶装置に格納されている命令を
   、前記転送装置に内蔵されたプログラムカウンタの指示
   に従って読み出し、この命令の指令であるデータ転送元
   アドレスと、データ転送先アドレスを前記演算装置およ
   び前記入出力装置に出力し、−ステップでデータ転送可
   能としたこと全特徴とするプログラマブル・コントロー
   ラ。