JPS63298475A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS63298475A JPS63298475A JP62132556A JP13255687A JPS63298475A JP S63298475 A JPS63298475 A JP S63298475A JP 62132556 A JP62132556 A JP 62132556A JP 13255687 A JP13255687 A JP 13255687A JP S63298475 A JPS63298475 A JP S63298475A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data string
- output
- hysteresis
- adds
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号処理回路において雑音を抑圧す
ることを目的として用いられるヒステリシス回路に関す
るものである。
ることを目的として用いられるヒステリシス回路に関す
るものである。
従来の技術
近年、テレビジョン受像機の機能の１部分、例えばビデ
オ信号処理回路がデジタル化されるようになってきてい
る。これはデジタル信号処理技術を用いることにより、
アナログ技術では達成できないより安定で、より部品点
数が少なく、より高性能の機能が得られるからである。
オ信号処理回路がデジタル化されるようになってきてい
る。これはデジタル信号処理技術を用いることにより、
アナログ技術では達成できないより安定で、より部品点
数が少なく、より高性能の機能が得られるからである。
しかしながら、そのデジタル信号処理もビット長の制限
があり、限られたビット長の中で性能を確保しなければ
いけない。
があり、限られたビット長の中で性能を確保しなければ
いけない。
有限ビット長を用いてデジタル信号処理を行なう場合に
問題となるのはＳＮである。
問題となるのはＳＮである。
発明が解決しようとする問題点
以下図面を参照しながら従来の問題点について説明する
。
。
第３図は従来例のヒステリシスのない回路に入力したデ
ータ列を示している。ａ）はデータ列でありｂ）はそれ
を視覚化したものである。ここで５″とｔ６”の繰返し
がノイズである。このようなノイズは理想的なＡＤコン
バータを用いてアナログ信号をデジタル信号に変換して
も有限語長を用いる限り１ビツト誤差として避けられな
いものである。
ータ列を示している。ａ）はデータ列でありｂ）はそれ
を視覚化したものである。ここで５″とｔ６”の繰返し
がノイズである。このようなノイズは理想的なＡＤコン
バータを用いてアナログ信号をデジタル信号に変換して
も有限語長を用いる限り１ビツト誤差として避けられな
いものである。
本発明は上記問題点に鑑み、ＡＩ）コンバータで発生す
る１ビツト誤差を吸収するだめのヒステリシス回路を提
供するものである。
る１ビツト誤差を吸収するだめのヒステリシス回路を提
供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明のヒステリシス回
路は、入力データ列を反転する反転回路と、反転回路の
出力するデータ列をラッチする遅延回路と、入力データ
列と遅延回路の出力データ列とを加算しキャリー入力に
１を入力した第１の加算回路と、入力データ列と第１の
加算回路のキャリー出力とを加算する第２の加算回路と
いう構成を備えたものであ、る。
路は、入力データ列を反転する反転回路と、反転回路の
出力するデータ列をラッチする遅延回路と、入力データ
列と遅延回路の出力データ列とを加算しキャリー入力に
１を入力した第１の加算回路と、入力データ列と第１の
加算回路のキャリー出力とを加算する第２の加算回路と
いう構成を備えたものであ、る。
作用
本発明は上記した構成によって、データ列が増加する場
合には出力するデータ列に０”を加算し、データ列が減
少する場合には出力するデータ列に“ｔｌ”を加算する
ことによ）ヒステリシス特性をもたせ、これによりムＤ
コンバータで発生する１ビツト誤差を０にすることによ
シデータ列の８Ｎの向上を図ることとなる。
合には出力するデータ列に０”を加算し、データ列が減
少する場合には出力するデータ列に“ｔｌ”を加算する
ことによ）ヒステリシス特性をもたせ、これによりムＤ
コンバータで発生する１ビツト誤差を０にすることによ
シデータ列の８Ｎの向上を図ることとなる。
実施例
以下本発明の一実施例のヒステリシス回路について、図
面を８照しながら説明する。
面を８照しながら説明する。
第１図は本発明の一実施例におけるヒステリシス回路の
回路図を示すものである。第１図において、１１は入力
データ列をラッチする遅延回路であり、１２は遅延回路
１１の出力するデータ列を反転する反転回路であり、１
３は入力データ列と遅延回路１１の出力データ列とを加
算しキャリー入力に１を入力した第１の加算器であり、
１４は遅延回路１１の出力データ列と第１の加算回路１
３のキャリー出力とを加算する第２の加算回路である。
回路図を示すものである。第１図において、１１は入力
データ列をラッチする遅延回路であり、１２は遅延回路
１１の出力するデータ列を反転する反転回路であり、１
３は入力データ列と遅延回路１１の出力データ列とを加
算しキャリー入力に１を入力した第１の加算器であり、
１４は遅延回路１１の出力データ列と第１の加算回路１
３のキャリー出力とを加算する第２の加算回路である。
以上のように構成されたヒステリシス回路について以下
第１図及び第２図を用いてその動作を説明する。
第１図及び第２図を用いてその動作を説明する。
まず第２図は第１図の各部のデータ列を示すものである
。（ＩＬ）は入力データ列であり、（ｂ）は遅延回路１
１の出力データ列であシ、（Ｃ）は第１の加算回路１３
のキャリー出力であり、（ｄ）は第２の加算回路１４の
出力データ列である。
。（ＩＬ）は入力データ列であり、（ｂ）は遅延回路１
１の出力データ列であシ、（Ｃ）は第１の加算回路１３
のキャリー出力であり、（ｄ）は第２の加算回路１４の
出力データ列である。
ここで第１の加算回路１３のキャリー出力は加算回路の
出力が負の時に１を出力するものとしている。
出力が負の時に１を出力するものとしている。
以上のように本実施例によれば、入力データ列の現信号
と前信号との差をとり、増加か減少かを判別し、減少の
場合には１を現データに加えることによりヒステリシス
特性を備えることを特徴としている。
と前信号との差をとり、増加か減少かを判別し、減少の
場合には１を現データに加えることによりヒステリシス
特性を備えることを特徴としている。
発明の効果
以上のように本発明のヒステリシス回路は、入力データ
列をラッチする遅延回路と、遅延回路の出力データ列を
反転する反転回路と、反転回路の出力データ列と入力デ
ータ列とを加算しキャリー入力に１を加算した第１の加
算回路と、遅延回路の出力データ列と第１の加算回路の
キ、 ＩＪ−出力とを加算する第２の加算回路とを設け
ることにより、入力データ列にヒステリシス特性を持た
せることが可能となり、データ列に含まれるノイズを除
去することができる。
列をラッチする遅延回路と、遅延回路の出力データ列を
反転する反転回路と、反転回路の出力データ列と入力デ
ータ列とを加算しキャリー入力に１を加算した第１の加
算回路と、遅延回路の出力データ列と第１の加算回路の
キ、 ＩＪ−出力とを加算する第２の加算回路とを設け
ることにより、入力データ列にヒステリシス特性を持た
せることが可能となり、データ列に含まれるノイズを除
去することができる。
第１図は本発明の一実施例におけるヒステリシス回路の
回路図、第２図は本発明の一実施例における各部のデー
タ列の変化を説明する波形図、第３図は従来例のヒステ
リシスのない入力データ列を示す波形図である。 １１・・・・・・遅延回路、１２・・・・・・反転回路
、１３゜１４・・・・・・加算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／／
−−一遍工逓回路 ！ 第２図 第３図
回路図、第２図は本発明の一実施例における各部のデー
タ列の変化を説明する波形図、第３図は従来例のヒステ
リシスのない入力データ列を示す波形図である。 １１・・・・・・遅延回路、１２・・・・・・反転回路
、１３゜１４・・・・・・加算回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／／
−−一遍工逓回路 ！ 第２図 第３図
Claims (1)
- ｎビットのデジタル信号の入力データ列をラッチする遅
延回路と、この遅延回路の出力データ列を反転する反転
回路と、この反転回路の出力データ列と入力データ列と
を加算しキャリー入力に１を加算する第１の加算回路と
、上記遅延回路の出力データ列と第１の加算回路のキャ
リー出力とを加算する第２の加算回路とを備えたことを
特徴とするヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132556A JPS63298475A (ja) | 1987-05-28 | 1987-05-28 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132556A JPS63298475A (ja) | 1987-05-28 | 1987-05-28 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298475A true JPS63298475A (ja) | 1988-12-06 |
Family
ID=15084049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132556A Pending JPS63298475A (ja) | 1987-05-28 | 1987-05-28 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228118A (ja) * | 1989-02-28 | 1990-09-11 | Toshiba Corp | 巡回型ディジタルフィルタ |
-
1987
- 1987-05-28 JP JP62132556A patent/JPS63298475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228118A (ja) * | 1989-02-28 | 1990-09-11 | Toshiba Corp | 巡回型ディジタルフィルタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63298475A (ja) | ヒステリシス回路 | |
| JPS61159827A (ja) | ディジタル―アナログ変換方法 | |
| JPS63171025A (ja) | ヒステリシス回路 | |
| JP2790460B2 (ja) | 直流抑圧装置 | |
| JPS62297934A (ja) | デイジタル信号処理装置 | |
| JP2600357B2 (ja) | デジタル信号処理装置 | |
| JP2599984B2 (ja) | 入力データのピーク値検出回路 | |
| JPS6221400A (ja) | 音響効果装置 | |
| JPH0319526A (ja) | 雑音低減装置 | |
| JPH04332215A (ja) | オフセット除去装置 | |
| JP2000022544A (ja) | Ｄ／ａ変換装置 | |
| JPH01274510A (ja) | 二重積分型ノイズシェーパ | |
| JPH03102265A (ja) | 最大値検出回路 | |
| JPS63299577A (ja) | クランプ装置 | |
| JPS599639U (ja) | コ−ド変換回路 | |
| JPS63187921A (ja) | アナログ・デジタル信号変換器 | |
| JPS61283211A (ja) | 巡回形デイジタルフイルタのリセツト装置 | |
| JPS63250149A (ja) | 半導体装置 | |
| JPH047915A (ja) | Ｄ／ａコンバータ | |
| JPH02211709A (ja) | 減衰装置 | |
| JPS62283712A (ja) | 巡回型フイルタ回路 | |
| JPH0577032B2 (ja) | ||
| JPS59123073A (ja) | 演算回路装置 | |
| JPS6087040U (ja) | デジタルリミツタ回路 | |
| JPH01162423A (ja) | デジタル・アナログ変換装置 |