JPS63299577A - クランプ装置 - Google Patents
クランプ装置Info
- Publication number
- JPS63299577A JPS63299577A JP62135151A JP13515187A JPS63299577A JP S63299577 A JPS63299577 A JP S63299577A JP 62135151 A JP62135151 A JP 62135151A JP 13515187 A JP13515187 A JP 13515187A JP S63299577 A JPS63299577 A JP S63299577A
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- JP
- Japan
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- signal
- converter
- output
- circuit
- clamp
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ信号をデジタル信号に変換する際に
信号を所定のタイミングで、Ａ／Ｄ変換器のデジタル出
力範囲内の所定値にクランプするクランプ装置に関する
ものである。
信号を所定のタイミングで、Ａ／Ｄ変換器のデジタル出
力範囲内の所定値にクランプするクランプ装置に関する
ものである。
従来の技術
近年、Ａ／Ｄ変換器を含むデジタル信号処理部における
クランプ装置は、Ａ／Ｄ変換器のデジタル出力と設定し
たデジタル値とを比較し信号をクランプする構成になっ
ている場合が多い。（たとえば、特開昭５８−１２４３
７３号公報）以下、図面を参照しながら、上述した従来
のクランプ装置の一例について説明する。
クランプ装置は、Ａ／Ｄ変換器のデジタル出力と設定し
たデジタル値とを比較し信号をクランプする構成になっ
ている場合が多い。（たとえば、特開昭５８−１２４３
７３号公報）以下、図面を参照しながら、上述した従来
のクランプ装置の一例について説明する。
第３図は従来のクランプ装置の基本構成を示すものであ
る。第３図において、２はＡ／Ｄ変換器、４はクランプ
信号発生回路、７は２信号のアナログ加算回路、８は２
のＡ／Ｄ変換器と同じビット数を持つＤ／Ａ変換器、９
はデジタルフィルタ回路、ｌＯは２信号のデジタル減算
回路、１１はサンプルホールド回路、１２は所定クラン
プレベルを発生さす基準レベル発生回路である。
る。第３図において、２はＡ／Ｄ変換器、４はクランプ
信号発生回路、７は２信号のアナログ加算回路、８は２
のＡ／Ｄ変換器と同じビット数を持つＤ／Ａ変換器、９
はデジタルフィルタ回路、ｌＯは２信号のデジタル減算
回路、１１はサンプルホールド回路、１２は所定クラン
プレベルを発生さす基準レベル発生回路である。
以上のように構成されたクランプ装置について、以下そ
の動作について説明する。
の動作について説明する。
まず、入力端子１より人力したアナログ信号７１は、加
算回路７により誤差信号７２と加算される。その加算器
比カフ３はＡ／Ｄ変換器２に入力され、デジタル信号２
２に変換される。デジタル信号２２は、サンプルホール
ド回路１１でサンプルホールドされ、ｉ４算回路１０に
入力される。
算回路７により誤差信号７２と加算される。その加算器
比カフ３はＡ／Ｄ変換器２に入力され、デジタル信号２
２に変換される。デジタル信号２２は、サンプルホール
ド回路１１でサンプルホールドされ、ｉ４算回路１０に
入力される。
減算回路１０では、基準レベル信号１２１からサンプル
ホールド回路出力１１１が減算され、その出力１０１は
フィルタ回路９、Ｄ／Ａ変換器８を経て誤差信号となる
。
ホールド回路出力１１１が減算され、その出力１０１は
フィルタ回路９、Ｄ／Ａ変換器８を経て誤差信号となる
。
以上の制御ループにより、出力デジタル信号２２のクラ
ンプレベルは所定の基準レベル１２１に収束する。
ンプレベルは所定の基準レベル１２１に収束する。
発明が解決しようとする問題点
しかしながら上記のような構成では、回路構成が複雑に
なる上に、クランプ時の信号レベルをデジタル信号の形
で抽出して所定の基準デジタル信号と比較しているため
、クランプレベルの変動を１量子化レベル以下にするこ
とは原理的に不可能であるという問題点を有している。
なる上に、クランプ時の信号レベルをデジタル信号の形
で抽出して所定の基準デジタル信号と比較しているため
、クランプレベルの変動を１量子化レベル以下にするこ
とは原理的に不可能であるという問題点を有している。
たとえば、第４図（ａｌで示すようなテレビ信号を入力
端子１より入力し、ペデスタルレベルを一定のデジタル
値にクランプした場合、加算回路の入力信号７２、Ａ／
Ｄ変換器の入力信号７３は第４図（ｂｌ、 ｔｅｌに示
す波形となり、アナログテレビ信号のペデスタルレベル
は第４図（Ｃ１に示すように１量子化レベルΔＶで変動
してしまう。
端子１より入力し、ペデスタルレベルを一定のデジタル
値にクランプした場合、加算回路の入力信号７２、Ａ／
Ｄ変換器の入力信号７３は第４図（ｂｌ、 ｔｅｌに示
す波形となり、アナログテレビ信号のペデスタルレベル
は第４図（Ｃ１に示すように１量子化レベルΔＶで変動
してしまう。
本発明は上記問題点に鑑み、回路構成が簡単でクランプ
レベル変動の小さいクランプ装置を提供するものである
。
レベル変動の小さいクランプ装置を提供するものである
。
問題点を解決するための手段
上記問題点を解決するために、本発明のクランプ装置は
、Ａ／Ｄ変換器と、Ａ／Ｄ変換器のデジタル出力信号の
うち最上位ビットを所定のタイミングでラッチするラッ
チ回路と、ラッチ回路の出力を積分する積分器と、積分
器の出力とクランプ装置への人力であるアナログ信号と
をＡ／Ｄ変換器の前段で加算する加算回路とを備えた構
成である。
、Ａ／Ｄ変換器と、Ａ／Ｄ変換器のデジタル出力信号の
うち最上位ビットを所定のタイミングでラッチするラッ
チ回路と、ラッチ回路の出力を積分する積分器と、積分
器の出力とクランプ装置への人力であるアナログ信号と
をＡ／Ｄ変換器の前段で加算する加算回路とを備えた構
成である。
作用
本発明は上記の構成によって、回路構成が簡単であり、
またクランプ時のデジタル出力信号をＡ／Ｄ変換器出力
の最上位ビット信号の変り目にクランプするため、クラ
ンプレベルはほとんど変動しなくなる。
またクランプ時のデジタル出力信号をＡ／Ｄ変換器出力
の最上位ビット信号の変り目にクランプするため、クラ
ンプレベルはほとんど変動しなくなる。
実施例
以下本発明の一実施例のクランプ装置について図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の実施例におけるクランプ装置の基本構
成を示すものである。第１図において、２はＡ／Ｄ変換
器、３はラッチ回路、５は積分器、７は入力アナログ信
号と積分器４の出力とを加算する加算回路である。
成を示すものである。第１図において、２はＡ／Ｄ変換
器、３はラッチ回路、５は積分器、７は入力アナログ信
号と積分器４の出力とを加算する加算回路である。
以上のように構成されたクランプ装置について第１図を
用いてその動作を説明する。入力端子１より入力したア
ナログ信号７１は、加算回路７によって誤差信号７２と
加算される。その加算回路用カフ３は、Ａ／Ｄ変換器２
に入力され、デジタル信号２２に変換される。デジタル
信号２２のうち最上位ビット信号３１のみが、ラッチ回
路３によりクランプ位置信号３２により決る所定のタイ
ミングでラッチされる。ラッチ回路３の出力３３は、ク
ランプ時においてＡ／Ｄ変換器入力信号７３が所定のク
ランプ基準レベルに対して大きいか小さいかを示すもの
である。このラッチ回路３の出力３３は、積分器５に入
力され、積分品出カフ２は加算回路７への誤差信号とな
る。
用いてその動作を説明する。入力端子１より入力したア
ナログ信号７１は、加算回路７によって誤差信号７２と
加算される。その加算回路用カフ３は、Ａ／Ｄ変換器２
に入力され、デジタル信号２２に変換される。デジタル
信号２２のうち最上位ビット信号３１のみが、ラッチ回
路３によりクランプ位置信号３２により決る所定のタイ
ミングでラッチされる。ラッチ回路３の出力３３は、ク
ランプ時においてＡ／Ｄ変換器入力信号７３が所定のク
ランプ基準レベルに対して大きいか小さいかを示すもの
である。このラッチ回路３の出力３３は、積分器５に入
力され、積分品出カフ２は加算回路７への誤差信号とな
る。
以上の制御ループにより、出力デジタル信号２２のクラ
ンプレベルはＡ／Ｄ変換器出力の最上位ビット信号の変
り目のレベルに収束する。
ンプレベルはＡ／Ｄ変換器出力の最上位ビット信号の変
り目のレベルに収束する。
たとえば、第２図（３）で示すようなテレビ信号を入力
端子ｌより入力し、ペデスタルレベルをクランプした場
合の各部の波形を第２図に示す。ペデスタルレベルはテ
レビ信号波形の振幅の中心付近に存在するので、本クラ
ンプ装置の使用には適している。第２図（ｂ）には積分
器出力信号７２、ｔｅｌにはＡ／Ｄ変換器入力信号７３
、つまりクランプされたアナログ信号を示す。
端子ｌより入力し、ペデスタルレベルをクランプした場
合の各部の波形を第２図に示す。ペデスタルレベルはテ
レビ信号波形の振幅の中心付近に存在するので、本クラ
ンプ装置の使用には適している。第２図（ｂ）には積分
器出力信号７２、ｔｅｌにはＡ／Ｄ変換器入力信号７３
、つまりクランプされたアナログ信号を示す。
以上のように本実施例によれば、簡単な回路構成でテレ
ビ信号のペデスタルレベルを出力デジタル信号の最上位
ビット信号の変り目にクランプでき、ペデスタルレベル
をほとんど変動の無いものとすることができる。また、
クランプのためのフィードバック信号にＡ／Ｄ変換器出
力の最上位ビア）のみを使うので回路構成が簡単である
。
ビ信号のペデスタルレベルを出力デジタル信号の最上位
ビット信号の変り目にクランプでき、ペデスタルレベル
をほとんど変動の無いものとすることができる。また、
クランプのためのフィードバック信号にＡ／Ｄ変換器出
力の最上位ビア）のみを使うので回路構成が簡単である
。
発明の効果
以上のように本発明は、Ａ／Ｄ変換器と、Ａ／Ｄ変換器
の最上位ビット出力を所定のタイミングでラッチするラ
ッチ回路と、その出力を積分する積分器と、積分器出力
と入力アナログ信号とをＡ／Ｄ変換器の前段で加算する
す加算回路とを設けることにより、クランプレベルの変
動のほとんど無いクランプを行うことができる。
の最上位ビット出力を所定のタイミングでラッチするラ
ッチ回路と、その出力を積分する積分器と、積分器出力
と入力アナログ信号とをＡ／Ｄ変換器の前段で加算する
す加算回路とを設けることにより、クランプレベルの変
動のほとんど無いクランプを行うことができる。
第１図は本発明の実施例におけるクランプ装置の基本構
成図、第２図は第１図における各部の波形図、第３図は
従来のクランプ回路の基本構成図、第４図は各部の波形
図である。 ２・・・・・・Ａ／Ｄ変換器、３・・・・・・ラッチ回
路、４・・・・・・クランプ信号発生回路、５・・・・
・・積分器、７・・・・・・加算回路、７２・・・・・
・誤差信号。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図
成図、第２図は第１図における各部の波形図、第３図は
従来のクランプ回路の基本構成図、第４図は各部の波形
図である。 ２・・・・・・Ａ／Ｄ変換器、３・・・・・・ラッチ回
路、４・・・・・・クランプ信号発生回路、５・・・・
・・積分器、７・・・・・・加算回路、７２・・・・・
・誤差信号。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 第２図
Claims (1)
- Ａ／Ｄ変換器と、前記Ａ／Ｄ変換器のデジタル出力信号
のうち最上位ビットを所定のタイミングでラッチするラ
ッチ回路と、前記ラッチ回路の出力を積分する積分器と
、前記積分器の出力とクランプ装置への入力であるアナ
ログ信号とを前記Ａ／Ｄ変換器の前段で加算する加算回
路とを備えたことを特徴とするクランプ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135151A JPS63299577A (ja) | 1987-05-29 | 1987-05-29 | クランプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135151A JPS63299577A (ja) | 1987-05-29 | 1987-05-29 | クランプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63299577A true JPS63299577A (ja) | 1988-12-07 |
Family
ID=15145008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135151A Pending JPS63299577A (ja) | 1987-05-29 | 1987-05-29 | クランプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63299577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2661060A1 (fr) * | 1990-04-11 | 1991-10-18 | Telediffusion Fse | Dispositif de suppression de bruit de clampage d'un signal de tv en reception. |
| JPH04113779A (ja) * | 1990-09-03 | 1992-04-15 | Mitsubishi Electric Corp | ハイビジョン信号受信装置 |
-
1987
- 1987-05-29 JP JP62135151A patent/JPS63299577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2661060A1 (fr) * | 1990-04-11 | 1991-10-18 | Telediffusion Fse | Dispositif de suppression de bruit de clampage d'un signal de tv en reception. |
| JPH04113779A (ja) * | 1990-09-03 | 1992-04-15 | Mitsubishi Electric Corp | ハイビジョン信号受信装置 |
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