JPS63298603A - プロセス制御装置の演算順序自動決定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プロセス制御装置（ディジタル制御）にお
けるプログラミング装置に係り、特に、外部入力により
発生する各プロセス制御装置の演算順序を自動設定する
プロセス制御装置の演算順序自動決定方式に関するもの
である。

〔従来の技術〕

第３図は、例えば三菱電機株式会社発行のＭ２Ｏ−ＤＣ
プログラミング操作説明書等に記載されるプロセス制御
装置の演算順序を説明するブロック図であり、図におい
て、１〜５は制御器て、制御器１は接続ライン６を介し
て外部入力を授受し、この外部入力に基づいて所定の演
算処理を実行し、演算データを接続ライン７．８を介し
て後段の制御器２，４に出力する。

制御器５は制御器４が演算した演算データを接続ライン
９を介して授受し、所定の演算処理を実行し、演算デー
タを接続ライン１０に出力する。

制御器２は接続ライン７．１０を介して入力される演算
データに基づいて所定の演算を実行し、演算データを接
続ライン１１を介して制御器３に出力する。

制御器３は所定の演算を実行し、演算データ接続ライン
１２を介してを外部出力として送出する。

なお、Ｎ１〜Ｎ５は演算順序番号を示す。

次に、上記制御器１〜５の演算順序決定動作について説
明する。

第３図に示されるようなブロック図が得られると、まず
、各制御器１〜５の演算順序を設定するための仮の番号
を、第３図に示されるようにブロック図の左下から右下
へ順次連番を機械的に順序設定者が設定する。これは、
図の流れに添う自然な設定である。

この設定により、本来の演算順序設定を各制御器１〜５
について考察して行くわけであるが、制御器２は、接続
ライン７および接続ラインｌＯというように、２つの接
続ライン７．１０からの演算データが入力される。

したがって、制御器２は接続ライン１０に接続される前
段の制御器４，５の演算データが得られなければ、本来
の演算処理に移行できないため、仮の演算順序は合理的
なものとは言えなくなり、順序設定者は制御器２，５ま
たはこの制御器２，５に付随する制御器の順序を紙面上
で作成して、例えば第４図に示されるような制御演算順
序のブロック図を得る。

この図から分かるように、演算順序番号Ｎ２゜Ｎ３に設
定されていた制御器２，３か上記制御器２に入力される
演算データからの関係から演算順序番号Ｎ、、Ｎ５に移
動され、演算順序番号Ｎ　４．　Ｎ　５に設定されてい
た制御器４，５か演算順序番号Ｎ２．Ｎ３に移動される
各制御器２〜５の組み替え操作を順序設定者がマニュア
ルで設定していた。

これにより、設定された演算順序（第４図に示す制御器
ｌ→制御器４→制御器５→制御器２→制御器３という順
序）で演算処理を実行する。

（発明か解決しようとする問題点） 従来のプロセス制御装置の演算順序自動決定方式は上記
のように構成されているので、各制御器１〜５の演算順
序を順序設定者がマニュアルで設定しているため、順序
設定に一定のルールがなく、順序設定者の個人差により
順序立てが変化してしまう恐れがあり、統一的な順序に
基づくプロセス制御の順序が決定できない。

したがって、誤った演算順序が設定された場合には、設
定条件が成立しないうちに各制御器１〜５か演算を実行
してしまい、誤データが後続の制御器に送出され、結果
として意味のないプロセスを実行してしまうという問題
点があった。

特に、初期運転状態にこのような事態が発生した場合に
自動的に運転を停止させるような機能が付加されている
制御器では、運転状態に移行できずにプラント制御を停
止しなければならない事態が発生してしまう。

この発明は、上記のような問題点を解消するためになさ
れたもので、任意に作成された各制御器の演算順序を外
部入力と各制御器の入力設定状態に基づいて演算順序を
決定することにより、統一的な制御器の演算順序を自動
決定できるプロセス制御装置の演算順序自動決定方式を
得ることを目的とする。

（問題点を解決するための手段） この発明に係るプロセス制御装置の演算順序自動決定方
式は、仮想演算順位設定された複数の制御器の入力ライ
ンを検索して外部入力を授受する制御器を定義する外部
入力定義処理と、この外部入力定義処理により外部入力
制御器と定義された制御器を基準として後続する各制御
器の制御演算順位を順次決定する順位決定処理とからな
る。

〔作用〕

この発明におけるプロセス制御装置の演算順序自動決定
方式においては、仮想演算順位設定された複数の制御器
の入力ラインを検索して外部入力を授受する制御器を外
部入力定義処理により定義し、順位決定処理において前
処理と定義された制御器を基準として後続する各制御器
の制御演算順位を順次決定する。

（実施例） 以下、この発明の一実施例を図について説明すする。

第１図はこの発明の一実施例を示すプロセス制御装置の
演算順序自動決定方式を説明するフローチャートであり
、５Ｔ（１）〜５Ｔ（１１）は各ステップを示す。

次に、演算順序決定動作について説明する。

なお、第２図に示すように制御器１〜５が仮想演算順位
が設定された場合に、第３図に示す最適な演算順位設定
を行う場合について説明する。

まず、外部入力に接続されている接続ラインを無条件に
定義、すなわち接続ライン６を外部入力接続ラインと定
義する（ステップ５Ｔ（１）　）。

次いて、図示しない順序カウンタ（上記演算順序番号に
対応する）、制御器カウンタのカウント値をそれぞれ「
１」に初期設定する（ステップ５Ｔ（２））。

次いで、順序カウンタのカウント値が制御器総数Ｎ、こ
の実施例では「５」に一致するかどうかを判断しくステ
ップ５Ｔ（３）　）　、この判断でＹＥＳ（順序カウン
タが制御器総数と一致した場合）ならば全ての演算順位
設定は終了したものとみなし、処理を終了する。

一方、ステップ５Ｔ（３）において、ＮＯの場合は制御
器カウンタの示す値（内容「１」）の制御器の順序が決
定されたかどうかを判定しくステップ５Ｔ（４）　）　
、　ＹＥ　Ｓならばステップ５Ｔ（９）以降に進み、Ｎ
Ｏならば制御器カウンタの示す制御器の入力が全て定義
されたかどうかを判断しくステップ５Ｔ（５）　）　、
例えば制御器２は接続ラインの数が２つあるので、ステ
ップ５Ｔ（５）の判断はＮｏとなり、ステップ５Ｔ（９
）以降に進む。

一方、ステップ５Ｔ（５）の判断で、ＹＥＳの場合は、
演算順序を割り付ける（ステップ５Ｔ（６）　）。

なお、順位決定は、今の順序カウンタの値を制御器カウ
ンタが示す制御器の順序とすることて演算順序を割り付
ける。

次いで、順序（順位）決定された制御器が出力する接続
ラインを全て定義状態にする（ステップ５Ｔ（７））。

次いで、順序カウンタをｒｌＪカウントアツプしくステ
ップ５Ｔ（８）　）　、次の制御器の順位決定の準備を
整える。

次いで、制御器カウンタの値と制御器総数とが一致した
かどうかを判断しくステップ５Ｔ（９）　）　、　ＹＥ
Ｓならば制御器カウンタな「１」に設定しくステップ５
Ｔ（１０））　、ステップ５Ｔ（３）に戻り、ＮＯなら
ば制御器カウンタを「１」カウントアツプして（ステッ
プ５Ｔ（１１））　、ステップ５Ｔ（３）に戻る。

以上の処理を順序カウンタの値が制御器総数、この実施
例では「５」となるまで繰り返すと、第３図に示したも
のと同一の演算処理順序が決定される。

なお、上記実施例では、プロセス制御装置における制御
器を例にして説明したが、プロセス制御機器に限定され
ることはなく、事象の変化を図に表現できるものであれ
ばこの発明を適用することが可能となる。

次に第２図（ａ）、（ｂ）を参照しながらこの発明を適
用するハードウェアの一例について説明する。

第２図（ａ）、（ｂ）はこの発明を適用するハードウェ
アの一例を説明するブロック図であり、これらの図にお
いて、２１はプロセス制御コントローラで、ＣＰＵカー
ド２１ａ、モニタカート２１ｂ、アナログ人力２１ｃ、
ディジタル入力２１ｄ、データウェイインタフェースカ
ード２１ｅ、シェアドメモリ２１ｆ、メモリカード２１
ｇ、プログラミング装置インタフェースカート２１ｈ、
バスドライバ２１ｉ等から構成され、上記２１ａ〜２１
ｉがシステムバスに接続され、ＣＰＵカート２１ａによ
り制御される。

２２は拡張バスケットで、バスレシーバ２２ａを介して
システムバスに接続され、プロセス制御コントローラ２
１にブラントデータを出力するとともに、後述するシグ
ナルコンディショナ２３にプラント制御データを出力す
る。

拡張バスケット２２は、パスレシーバ２２ａ。

アナログ出力２２ｂ、ディジタル入力２２Ｃ，アナログ
入力２２ｄ、ディジタル出力２２ｅ等から構成され、シ
グナルコンディショナ２３からのプラントアナログ入力
データ、プラントディジタル入力データをパスレシーバ
２２ａを介してプロセス制御コントローラ２１に出力す
るとともに、プロセス制御コントローラ２１からパスレ
シーバ２２ａを介して入力されるプラント制御データを
プラントアナログ出力データ、プラントディジタル出力
データに変換して制御対象２４に出力する。

２５はプロセス制御コントローラで、プロセス制御コン
トローラ２１と同一構造て、シェア１〜メモリ２１ｆに
記憶されるプログラム基づいて各部を上記同様に制御す
る。

３１はプログラミング装置で、インタフェース回路３１
ｉを介してプロセス制御コントローラ２１に接続され、
第１図に示した制御手順により決定したプロセス制御装
置の演算順序データをプロセス制御コントローラ２１の
ＣＰＵカード２１ａに通知する。

プログラミング装置３１は、例えばインテル社製の８０
８６−２等のＣＰＵ３１ａ　、表示制御コント１：７−
ラ３１ｂ、ビデオＲＡＭ　（ＶＲＡＭ）３１ｃ　、ＲＡ
Ｍ３１ｄ　、キーボードインタフェース３１ｃ、フロッ
ピーディスクインタフェース（ＦＤＤ　Ｉ／Ｆ）３１ｆ
　、インタフェース回路３１ｇ〜３１ｉ、カレンダ一時
計３１ｊ等から構成され、ＣＲＴディスプレイ３２かＶ
ＲＡＭ３１Ｃに接続され、キーボード３３かキーボード
インタフェース３１ｅに接続され、フロッピーディスク
ドライブ３４．磁気バブルメモリ３５かフロッピーディ
スクインタフェース（ＦＤＤＩ／Ｆ）３１ｆが接続され
、プリンタ３６がインタフェース回路３１ｇが接続され
、ボインティングデハイス３７かインタフェース回路３
１ｈに接続されている。

このように構成された、プロゲラミンク装置３１に対し
て、キーボード３３よりプロセス制御装置の演算順序デ
ータ演算処理開始要求を入力すると、ＣＰＵ３１ａが第
１図に示した各ステップ処理を実行し、決定したプロセ
ス制御装置の演算順序データをインタフェース回路３１
ｉを介してプロセス制御コントローラ２１のＣＰＵカー
ド２１ａに通知する。

これにより、最適な演算順序でプロセス制御コントロー
ラ２１のＣＰＵカード２１ａで制御対象２４のデータ処
理を実行できる。

〔発明の効果〕

以上のように、この発明によれば、仮想演算順位設定さ
れた複数の制御器の入力ラインを検索して外部入力を授
受する制御器を定義する外部入力定義処理と、この外部
入力定義処理により外部入力制御器と定義された制御器
を基準として後続する各制御器の制御演算順位を順次決
定する順位決定処理とから構成したので、各制御器の演
算順序を統一的に自動演算でき、制御器の数が増大して
も短時間の内に制御器の演！ｌ１ｆｆｉ位を効率よく自
動設定できる。

また、従来のような個人差および人為的な順位決定ミス
によるプロセス演算データの無意味化を排除てきるのて
、不要なプラントの運転停止を未然に防止できる等の優
れた効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すプロセス制御装置の
演算順序自動決定方式野処理手順を説明するフローチャ
ート、第２図（ａ）、（ｂ）はこの発明を適用するハー
ドウェアの一例を説明するブロック図、第３図、第４図
は従来のプロセス制御における演算順序を説明するブロ
ック図である。 図において、１〜５は制御器、６〜１２は接続ラインで
ある。 なお、図中、同一符号は同一、または相当部分を示す。 第２図（ｂ）

Claims (1)

【特許請求の範囲】
1. 接続ラインを介して仮想演算順位設定された複数の制御
   器の入力ラインを検索して外部入力を授受する制御器を
   定義する外部入力定義処理と、この外部入力定義処理に
   より外部入力制御器と定義された制御器を基準として、
   この制御器に接続される制御器の入力ラインの定義状態
   から前記外部入力制御器と定義された制御器に後続する
   各制御器の制御演算順位を順次決定する順位決定処理と
   からなることを特徴とするプロセス制御装置の演算順序
   自動決定方式。