JPS63299544A - フレ−ム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は音声またはデータ伝送等でフレーム構成をもつ
通信システムに適用するフレーム同期回路に関し、特に
同期時間を短縮することのできるフレーム同期回路に関
する。

［従来の技術］ 従来のこの種の回路を第４図に基づいて説明する。第４
図に示した回路は、［ディジタル通信技術」　（田中公
男著、東海大学出版会発行）に記載された１ビツトシフ
トフレ一ム同期方式を示すもので、これはフレーム中の
ビット情報を１ビツトずつシフトさせて同期させるもの
である。同図において、（１）は相手局から来るクロッ
ク信号（２）を用いて１フレーム中のビット情報を数え
るフレームカウンタ、（３）はフレームカウンタ（１）
からの信号に基づいてフレーム数を数えるマルチフレー
ムカウンタ、（４）はフレームカンタ（１）からのビッ
ト情報信号を貯えてフレームの先頭を検出するとともに
データ信号（５）を受信して、これら両者をデコーダ（
６）に送信するラッチ回路で、デコーダ（６）は両信号
が同期しているか否かを判別し、同期しているときには
、フレームパルス信号（７）、マルチフレームパルス信
号（８）を送信し、仮にラッチ回路（４）においてラッ
チされたデータと真のフレーム先頭ビットとを比較して
両者が同期していないとフレームカウンタ（１）に１ビ
ツトをシフトさせる１ビットシフト信号（ＩＯＡ）を送
信するようになされている。（９）はこのシフト信号（
ＩＯＡ）を受けるとともに、マルチフレームカウンタ（
３）からの信号（１１）によってそのゲートを開放され
てシフト信号（ｌＯ）をフレームカウンタ（１）にシフ
ト信号（１０Ｂ）として出力するタイミングを制御する
バッファである。

次に動作について第５図、第６図を参照して具体的に説
明する。第５図はシリアル伝送におけるフレーム構成を
もつ通信の一例を示すＴ１インターフェースの１２マル
チフレーム構成である。ＴＩゼインーフェースは、フレ
ームの先頭にフレーム同期及びマルチフレーム同期をと
るためのＦＴ／ＦＳビットを有するとともに、これに続
いた１チヤンネル８ビツトのスロットを２４チャンネル
分有し１９３ビツトを１フレームの単位とし、このフレ
ームを１２フレーム備えて１マルチフレームを構成して
いる。

然して、まずラッチ回路（４）はデータ信号（５）が、
フレームカウンタ（１）はデータ信号（５）に同期した
クロック信号（２）を受信する。フレームカウンタ（１
）は、ある点をフレームの先頭であると想定して、その
点を基準に１９３ビツトごとに信号を出す。ラッチ回路
（４）がこの信号を受信すると受信データを１９３ビツ
トごとにラッチして記憶する。ラッチ回路（４）は想定
マルチフレームの各先頭ビットである１２ビツトをパラ
レルにデコーダ（６）に送信すると、デコーダ（６）は
上記データがフレームに同期した正しいＦＴ／ＦＳビッ
トならばフレームパルス信号（７）、マルチフレームパ
ルス信号（８）を送信するが、正しくないと１ビットシ
フト信号（１０＾）を送信してバッファ（９）を介し１
ビットシフト信号（ＩＯＢ）　　としてフレームカウン
タ（１）　に対して送信する。このときバッファ（９）
はマルチフレームカウンタ（３）からの信号（１１）に
よって１マルチフレームごとにそのゲートが開き、フレ
ームカウンタ（１）に対するシフトタイミングを制御す
る。然して、フレームカウンタ（１）はバッファ（９）
からの１ビットシフト信号（１０Ｂ）に基づいて想定先
頭ビットを１ビツトずつ、フレームとデータとが同期し
てデコーダ（６）からフレームパルス信号（７）、マル
チフレームパルス信号（８）を発信するまで繰り返すこ
とになる。

このようにすることによって、少ないハードウェアでも
ってフレーム同期方式を採ることができ経済的である。

［発明が解決しようとする問題点］ しかしながら、通信システムとして例えば、構内交換機
（ＰＢＸ）とマルチメディア多重化装置（ＭＩＸ）との
通信を想定すると、ＰＢＸからくるデータにＭＩＸ側で
同期をとっているとき仮に通信障害が発生してデータが
乱れた場合には、ＰＢＸは、仮想のフレームパルス信号
を外挿することによって同一タイミングでデータを送信
しようとする、いわゆるフライホイール動作を行う。と
ころがデータが回復した後であっても同じ位置にフレー
ムの先頭がくる確率が高く、このような場合には上述し
た従来の同期方式であれば１フレームを構成するビット
数を第６図に示した如く次のフレーム先頭（１２）まで
順次検索せざるを得す、１フレーム内のビット情報を全
て検索して初めて同期状態を回復するものであって、そ
の回復に時間を要した。

本発明は上記問題点を解決するためになされたもので、
従来のハードウェアの利点を有効に生かしつつ、更にフ
レーム同期確立時間の短縮を図ることを目的としてし）
る。

［問題点を解決するための手段］ 本発明は、バッファを介したデコーダからのシフト信号
を受けてフレームカウンタのプリセット値をシフト相当
ビラト分だけ変更するシフト制御部を従来のフレーム同
期回路に組み込んで構成したものである。

［作用コ 本発明によれば、デコーダからのシフト信号に基づいて
シフト制御部がフレームカウンタのシフトビット数だけ
変化させて、同期ビットパターンを得るように制御する
ために、同期復帰時間を短縮することができる。

［実施例］ 以下第１図ないし第３図に基づいて従来と同−又は相当
部分には同一符号を付してその説明を省略し、本発明の
特徴を中心に説明する。

第１図において、　（１３）はバッファ（９）からのシ
フト信号（ＩＯＢ）に基づいてフレームが同期状態から
シフトしているビット数を検出してこのビット数をシフ
トビット信号（１４）として発信して、フレームカウン
タ（１）が検知する想定フレームの先頭をシフトさせて
そこからフレーム先頭ビットをラッチすべく制御するシ
フト制御部である。

シフト制御部（１３）の−具体例を示したものが第２図
であり、同図によれば、シフト制御部（１３）は、所定
時間経過後にバッファ（９）からのシフト信号（１０Ｂ
）を受信してこのデータをラッチするラッチ回路から成
る位置レジスタ（１５）と、位置レジスタ（１５）から
の信号を受信してリセットされるアップカウンタ（１６
）及びダウンカウンタ（１７）とを有し、かつこれらア
ップカウンタ（１６）、ダウンカウンタ（１７）は、バ
ッファ（９）の発信する次のシフト信号（ＩＯＢ）に基
づいた信号をトグルフリップフロップ（１８）を介して
交互に受信して、位置レジスタ（１５）と共にそれぞれ
の信号をセレクタ（１９）に対して送信すると、セレク
タ（１９）はこれらの信号を順次切り換えて、第３図に
示す如く、フレームの先頭を基準として左右のビットを
外側へと１ビツト、２ビツト、３ビツト・・・と順次検
索して、所要のシフトビット数を検出し、セレクタ（１
９）からフレームカウンタ（１）にシフトビット信号（
２０）を送信してシフトビット数だけ想定フレームの先
頭を一気にシフトさせてフレームを同期させるように構
成している。従って上述したフライホイール動作があっ
ても、本実施例では従来の如くフレームの先頭を１ビツ
トずつシフトさせて同期をとるのとは異なり、シフトビ
ット数をシフト制御部（１３）によって検出した後シフ
トビット信号（２０）をフレームカウンタ（１）に送信
してフレームの先頭をその分だけシフトさせて同期をと
るために、同期復帰時間を短縮することができる。

尚、シフト制御部（１３）によるシフトビット数の検出
手段は第２図に示した回路構成に限定されるものでなく
、カウンタ、フリップフロップ、ＲＯＭなど様々な手段
が想定されるが、上記実施例と実質的に同一の作用効果
を奏し得るものであれば本発明に含まれる。

また伝送方式をシリアル伝送に限定されるものでなく、
パラレル伝送にも適用することができる。

［発明の効果コ 以上本発明によれば、フレーム同期回路にシフト制御部
を組み込むという極めて簡単な回路構成によって各種通
信システムにおけるフレーム同期を極めて迅速に行うこ
とができる。

【図面の簡単な説明】

第１図は本発明に係るフレーム同期回路の一実施例を示
すブロック図、第２図は第１図におけるシフト制御部を
示す第１図相当図、第３図は第２図に示したシフト制御
部によるフレームの先頭ビットの検索パターンを示す図
、第４図は従来の回路を示す第１図相当図、第５図はフ
レーム同期回路に対する人力の一例を示すＴ１インター
フェース、第６図は従来のフレーム先頭ビットの検索パ
ターンを示す図である。 図において、（１）はフレームカウンタ、（４）はラッ
チ回路、（６）　はデコーダ、（ＩＯＡ）　、　（ＩＯ
Ｂ）はシフト信号、（１３）はシフト制御部、（１４）
はシフトビット信号、（１５）は位置レジスタ、（１６
）はアップカウンタ、（１７）はダウンカウンタ、（１
８）はトグルフリップフロップ、（１９）はセレクタで
ある。 尚、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. フレーム中のビット情報をフレームカウンタから得てこ
   れを貯えるラッチ回路と、該ラッチ回路からのビット情
   報及び該ビット情報を同期させるべき信号を得て該ビッ
   ト情報が同期ビットパターンであるか否かを判別し、同
   期ビットパターンでないときに上記フレームカウンタに
   対して上記ビット情報をシフトさせるシフト信号を発信
   するデコーダと、該デコーダからのシフト信号に基づい
   て基準値からのシフトビット数を検出し、フレームカウ
   ンタのプリセット値をその検出値分だけシフトさせるシ
   フト制御部とを備えて成ることを特徴とするフレーム同
   期回路。