JPS63300563A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
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- JPS63300563A JPS63300563A JP13722687A JP13722687A JPS63300563A JP S63300563 A JPS63300563 A JP S63300563A JP 13722687 A JP13722687 A JP 13722687A JP 13722687 A JP13722687 A JP 13722687A JP S63300563 A JPS63300563 A JP S63300563A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野ｊ
本発明はＭＯ８電界効果トランジスタの製造方法忙関す
る。
る。
微細化ＭＯ８電界効果トランジスタの高信頼性を得るた
めにドレイン領域近くの電界を緩和させるＬ ＤＤ （
ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造と呼
ばれるＭＯ８電界効果トランジスタが知られている。
めにドレイン領域近くの電界を緩和させるＬ ＤＤ （
ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造と呼
ばれるＭＯ８電界効果トランジスタが知られている。
第２図ｆａ）〜（Ｃ）は従来のＭＯＳ電が効果トランジ
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
スタの製造方法を説明するための工程順に示した半導体
チップの断面図である。
第２図（ａ） Ｋ示すように、Ｐ型シリコン基板１の一
主面に素子分離用のフィールド絶縁膜２を選択的に形成
して素子形成領域を区画し、前記素子形成領域の表面に
熱酸化法によりゲート絶縁膜３を形成する。次に、ゲー
ト絶縁膜３を含む表面に多結晶シリコン層を堆積し、こ
れを選択的に工・ソチング【７て前記素子形成領域のゲ
ート絶縁膜３の上にゲート電極６を形成する。次に、ゲ
ート電極６およびフィールド絶縁膜２をマスクとしてＮ
型低ｆＱ度不純物をイオン注入し前記素子領域にＮ−型
拡散領域７を形成する３１次に、リンを含有する酸化シ
リコン膜（以後ＰＳＧ膜と記す）１０を全面に堆積する
。
主面に素子分離用のフィールド絶縁膜２を選択的に形成
して素子形成領域を区画し、前記素子形成領域の表面に
熱酸化法によりゲート絶縁膜３を形成する。次に、ゲー
ト絶縁膜３を含む表面に多結晶シリコン層を堆積し、こ
れを選択的に工・ソチング【７て前記素子形成領域のゲ
ート絶縁膜３の上にゲート電極６を形成する。次に、ゲ
ート電極６およびフィールド絶縁膜２をマスクとしてＮ
型低ｆＱ度不純物をイオン注入し前記素子領域にＮ−型
拡散領域７を形成する３１次に、リンを含有する酸化シ
リコン膜（以後ＰＳＧ膜と記す）１０を全面に堆積する
。
次忙、第２図（ｂ）に示すように、異方性エツチング法
によりゲート電極６の側壁にのみＰＥＧ膜１０を残して
ＰＥＧ膜をエツチングして除去する。
によりゲート電極６の側壁にのみＰＥＧ膜１０を残して
ＰＥＧ膜をエツチングして除去する。
次に、第２図（Ｃ）Ｋ示すように、ＰＥＧ膜１０および
フィールド絶縁膜２をマスクとしてＮ型高濃度不純物を
イオン注入し、前記素子形成領域ＫＮ″′″型拡散領域
７と接続する炉型拡散領域９を形成する。
フィールド絶縁膜２をマスクとしてＮ型高濃度不純物を
イオン注入し、前記素子形成領域ＫＮ″′″型拡散領域
７と接続する炉型拡散領域９を形成する。
上述した従来のＭ Ｏ８電界効果トランジスタの製造方
法は、異方性エツチング法によりＰＳＧｆｉをエツチン
グするために拡散領域が損傷を受け、長期的な信頼性に
乏しいという問題点があった。
法は、異方性エツチング法によりＰＳＧｆｉをエツチン
グするために拡散領域が損傷を受け、長期的な信頼性に
乏しいという問題点があった。
又、異方性エツチングの終了点を判断することが難しい
ためゲート’［柩側壁の１’ＳＧ膜を制御性良く残すこ
とが出来ず、その結果として特性がばらつくという問題
点があった。
ためゲート’［柩側壁の１’ＳＧ膜を制御性良く残すこ
とが出来ず、その結果として特性がばらつくという問題
点があった。
本発明の目的は、Ｌ Ｄ Ｄ構造を精度良く形成して信
頼性を向上し特性を安定化したＭ ＯＳ ｉｆｆ界効果
トランジスタの製造方法を提供することにある。
頼性を向上し特性を安定化したＭ ＯＳ ｉｆｆ界効果
トランジスタの製造方法を提供することにある。
本発明のＭＯ８電界効果トランジスタの製造方法は、−
導電型の半導体基板の一主面に素子分離用のフィールド
絶縁膜を選択的に形成して素子形成領域を区画し、前記
素子形成領域の表面にゲート絶縁膜を形成（７、該ゲー
ト絶縁膜を含む表面に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層の上に無電解めっき用反応開
始剤を含有するホトレジスト層を形成してホトリソグラ
フィ法により前記素子形成領域の多結晶シリコン層の上
にゲート電極パターンに相当するパターンを形成する工
程と、前記パターンを有するホトレジスト層をマスクと
して前記多結晶シリコン層をエツチングにより除去して
ゲート電極を形成し前記ホトレジスト層および前記フィ
ールド絶Ｐ脛をマスクとして不純物をイオン注入ｌ−前
記素子形成領域に逆導電型の低濃度拡散領域を形成する
工程と、無電解めっき法により前記ホトレジスト層表面
にのみ無電解めっき層を形成し、該無電解めっき層２よ
び前記フィールド絶縁膜をマスクと【２て不純物をイオ
ン注入し前記素子形成領域に前記低濃度工程とを含んで
構成される。
導電型の半導体基板の一主面に素子分離用のフィールド
絶縁膜を選択的に形成して素子形成領域を区画し、前記
素子形成領域の表面にゲート絶縁膜を形成（７、該ゲー
ト絶縁膜を含む表面に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層の上に無電解めっき用反応開
始剤を含有するホトレジスト層を形成してホトリソグラ
フィ法により前記素子形成領域の多結晶シリコン層の上
にゲート電極パターンに相当するパターンを形成する工
程と、前記パターンを有するホトレジスト層をマスクと
して前記多結晶シリコン層をエツチングにより除去して
ゲート電極を形成し前記ホトレジスト層および前記フィ
ールド絶Ｐ脛をマスクとして不純物をイオン注入ｌ−前
記素子形成領域に逆導電型の低濃度拡散領域を形成する
工程と、無電解めっき法により前記ホトレジスト層表面
にのみ無電解めっき層を形成し、該無電解めっき層２よ
び前記フィールド絶縁膜をマスクと【２て不純物をイオ
ン注入し前記素子形成領域に前記低濃度工程とを含んで
構成される。
次Ｋ、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ） Ｋ、示すように、Ｐ型シリコン基板１の
一主面に素子分離用のフィールド絶縁膜２を選択的に形
成して素子形成領域を区画し、前記素子形成領域の表面
に熱酸化法によりゲート絶縁膜３を形成する。次に、ゲ
ート絶縁膜３を含む表面に多結晶シリコン層４を堆積し
、多結晶シリコン層４し、ホトリソグラフィ法により前
記素子形成領域ｏ多結晶シリコン層４の上にゲート電極
パターンに相当するパターンを形成する。
一主面に素子分離用のフィールド絶縁膜２を選択的に形
成して素子形成領域を区画し、前記素子形成領域の表面
に熱酸化法によりゲート絶縁膜３を形成する。次に、ゲ
ート絶縁膜３を含む表面に多結晶シリコン層４を堆積し
、多結晶シリコン層４し、ホトリソグラフィ法により前
記素子形成領域ｏ多結晶シリコン層４の上にゲート電極
パターンに相当するパターンを形成する。
次Ｋ、第１図（ｂ）Ｋ示すように、前記パターンを有す
るホトレジスト層５をマスクとして多結晶シリコン層４
をエツチングして除去し、ゲート電極６を形成する。次
に、ホトレジスト層５およびフィールド絶縁膜２をマス
クとして低濃度のＮ型不細物の例えばホウ素を加速エネ
ルギー３０ ｋｅ Ｖ、ドーズ量２ ｘ １０１４■−
２でイオン注入し、前記素子形成領域にＮ−型拡散領域
７を形成する。次に、無電解めっき液中で反応開始剤に
よシ金因を還元・被着させてホトレジスト層５の表面に
無電解めっき層８を形成する。還元された金属は反応開
始剤の存在する部分にのみ被着し、次に、被着し、た金
属自身が反応剤となってめっき層が成長するためホトレ
ジスト層５の表面のみに無電解めっき層８を成長させる
ことができる。この無１１解めっきの被膜は、例えば日
本カニゼン■製の登録商標「ブルーンエーマー液」を用
いた場合８０℃で２０分間の堆積で約１μｍの膜厚のニ
ッケルーリン合金の被覆が成長する。
るホトレジスト層５をマスクとして多結晶シリコン層４
をエツチングして除去し、ゲート電極６を形成する。次
に、ホトレジスト層５およびフィールド絶縁膜２をマス
クとして低濃度のＮ型不細物の例えばホウ素を加速エネ
ルギー３０ ｋｅ Ｖ、ドーズ量２ ｘ １０１４■−
２でイオン注入し、前記素子形成領域にＮ−型拡散領域
７を形成する。次に、無電解めっき液中で反応開始剤に
よシ金因を還元・被着させてホトレジスト層５の表面に
無電解めっき層８を形成する。還元された金属は反応開
始剤の存在する部分にのみ被着し、次に、被着し、た金
属自身が反応剤となってめっき層が成長するためホトレ
ジスト層５の表面のみに無電解めっき層８を成長させる
ことができる。この無１１解めっきの被膜は、例えば日
本カニゼン■製の登録商標「ブルーンエーマー液」を用
いた場合８０℃で２０分間の堆積で約１μｍの膜厚のニ
ッケルーリン合金の被覆が成長する。
次に、第１図（（ｊ Ｋ示すように、無電解めっき層８
およびフィールド絶縁膜２をマスクとして高濃度のＮ型
不純物の例えばホウ素を加速エネルギー３０〜７０ｋｅ
Ｖ、ドーズ量５ｘ １０１５．、−２で・１オン注入し
、前記素子形成領域にＮ−型拡散領域７と接続するＮ＋
型不純物領域９を形成する。。
およびフィールド絶縁膜２をマスクとして高濃度のＮ型
不純物の例えばホウ素を加速エネルギー３０〜７０ｋｅ
Ｖ、ドーズ量５ｘ １０１５．、−２で・１オン注入し
、前記素子形成領域にＮ−型拡散領域７と接続するＮ＋
型不純物領域９を形成する。。
次に、第１図（ｄ）Ｋ示すように１無電解めっき層８お
よびホトレジスト層５を順次除去し、ＬＤＤ構造のＭＯ
８電界効果トランジスタを構成する。
よびホトレジスト層５を順次除去し、ＬＤＤ構造のＭＯ
８電界効果トランジスタを構成する。
本実地利忙よれば、ホトレジスト層の表面忙殺けた無電
解めっき層をイオン注入のマスクとして用いるために異
方性エツチング忙よる拡散領域に与える損傷を防ぐこと
ができる。一方、烈ｆｊＭめヮき液中に浸すことによる
汚染の恐れがあるが、スパッタリングで表面の汚染部分
を取除く等によシ汚染を回避できる。
解めっき層をイオン注入のマスクとして用いるために異
方性エツチング忙よる拡散領域に与える損傷を防ぐこと
ができる。一方、烈ｆｊＭめヮき液中に浸すことによる
汚染の恐れがあるが、スパッタリングで表面の汚染部分
を取除く等によシ汚染を回避できる。
なお、ニッケルーリン合金の無電解めっきの代りに無電
解鋼めっきを使用しても同様の９ｈ果が得られる。
解鋼めっきを使用しても同様の９ｈ果が得られる。
以上説明したように本発明シート電極形成用にパターニ
ングされたホトレジスト層の表面に形成された無電解め
っき層をイオン注入のマスクとして利用すること釦より
、異方性エツチング工程を用いることなく、ＬＤＤ構造
のＭＯ８電界効果トランジスタの拡散領域を形成できる
ため、異方性エツチングによる拡散領域の損傷を回避で
き信頼性を向上させるという効果を有する。
ングされたホトレジスト層の表面に形成された無電解め
っき層をイオン注入のマスクとして利用すること釦より
、異方性エツチング工程を用いることなく、ＬＤＤ構造
のＭＯ８電界効果トランジスタの拡散領域を形成できる
ため、異方性エツチングによる拡散領域の損傷を回避で
き信頼性を向上させるという効果を有する。
また、無電解めっき層の膜厚を自由に制御できるため、
所望の特性を容易に実現できろという効果を有する。
所望の特性を容易に実現できろという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来のＭ ０８電界効果トランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。 １・・・・・・Ｐ型シリコン基板、 ２・・・・・・
フィールド絶縁膜、３・・・・・・ゲート絶縁膜、４・
・・・・・多結晶シリコン層、５・・・・・・ホトレジ
スト層、６・・・・・・ゲート電極、７・・・・・・Ｎ
−型拡散領域、８・・・・・・無電解めっき層、 ９・
・・・・・炉型拡散領域、１０・・・・・・ＰＥＧ膜。 代理人 弁理士 内 原 営・ 第１ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（Ｃ）は従来のＭ ０８電界効果トランジスタの製
造方法を説明するための工程順に示した半導体チップの
断面図である。 １・・・・・・Ｐ型シリコン基板、 ２・・・・・・
フィールド絶縁膜、３・・・・・・ゲート絶縁膜、４・
・・・・・多結晶シリコン層、５・・・・・・ホトレジ
スト層、６・・・・・・ゲート電極、７・・・・・・Ｎ
−型拡散領域、８・・・・・・無電解めっき層、 ９・
・・・・・炉型拡散領域、１０・・・・・・ＰＥＧ膜。 代理人 弁理士 内 原 営・ 第１ 図
Claims (1)
- 一導電型の半導体基板の一主面に素子分離用のフィール
ド絶縁膜を選択的に形成して素子形成領域を区画し、前
記素子形成領域の表面にゲート絶縁膜を形成し、該ゲー
ト絶縁膜を含む表面に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層の上に無電解めっき用反応開
始剤を含有するホトレジスト層を形成してホトリソグラ
フィ法により前記素子形成領域の多結晶シリコン層の上
にゲート電極パターンに相当するパターンを形成する工
程と、前記パターンを有するホトレジスト層をマスクと
して前記多結晶シリコン層をエッチングにより除去して
ゲート電極を形成し前記ホトレジスト層および前記フィ
ールド絶縁膜をマスクとして不純物をイオン注入し前記
素子形成領域に逆導電型の低濃度拡散領域を形成する工
程と、無電解めっき法により前記ホトレジスト層表面に
のみ無電解めっき層を形成し、該無電解めっき層および
前記フィールド絶縁膜をマスクとして不純物をイオン注
入し前記素子形成領域に前記低濃度拡散領域と接続する
高濃度拡散領域を形成し、前記無電解めっき層およびホ
トレジスト層を除去する工程とを含むことを特徴とする
ＭＯＳ電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722687A JPS63300563A (ja) | 1987-05-29 | 1987-05-29 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13722687A JPS63300563A (ja) | 1987-05-29 | 1987-05-29 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300563A true JPS63300563A (ja) | 1988-12-07 |
| JPH0561776B2 JPH0561776B2 (ja) | 1993-09-07 |
Family
ID=15193728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13722687A Granted JPS63300563A (ja) | 1987-05-29 | 1987-05-29 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63300563A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| KR100317642B1 (ko) * | 1999-05-27 | 2001-12-22 | 구본준, 론 위라하디락사 | 금속 도금을 이용한 박막트랜지스터의 제조방법 |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
-
1987
- 1987-05-29 JP JP13722687A patent/JPS63300563A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| KR100317642B1 (ko) * | 1999-05-27 | 2001-12-22 | 구본준, 론 위라하디락사 | 금속 도금을 이용한 박막트랜지스터의 제조방법 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561776B2 (ja) | 1993-09-07 |
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