JPH01205569A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH01205569A JPH01205569A JP3027988A JP3027988A JPH01205569A JP H01205569 A JPH01205569 A JP H01205569A JP 3027988 A JP3027988 A JP 3027988A JP 3027988 A JP3027988 A JP 3027988A JP H01205569 A JPH01205569 A JP H01205569A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- drain
- source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000007772 electroless plating Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 238000009713 electroplating Methods 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 11
- 238000005468 ion implantation Methods 0.000 abstract description 8
- 238000001312 dry etching Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 238000007747 plating Methods 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 206010011732 Cyst Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 208000031513 cyst Diseases 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置の製造方法に関し、高融点
メタル・ゲートの如き自己整合プロセスに関する。
メタル・ゲートの如き自己整合プロセスに関する。
従来の自己整合プロセスに於いては特開昭６２−５１５
０６に示されている如く、半導体基板上にゲート絶縁膜
を介してゲートを設けた後、上記基板全面に絶縁膜を堆
積せしめ、上記基板にほぼ垂直にエツチングガスを入射
せしめて上記絶縁膜のドライエツチングを行って上記ゲ
ートの側面をｆｆｌ’）如く絶縁膜パターンを形成する
方法が用いられていた。
０６に示されている如く、半導体基板上にゲート絶縁膜
を介してゲートを設けた後、上記基板全面に絶縁膜を堆
積せしめ、上記基板にほぼ垂直にエツチングガスを入射
せしめて上記絶縁膜のドライエツチングを行って上記ゲ
ートの側面をｆｆｌ’）如く絶縁膜パターンを形成する
方法が用いられていた。
しかし、上記従来技術によると、絶縁膜を堆積せしめる
工程と該絶縁膜をドライエツチングする工程を要し、い
ずれも装置に高額を要すると共にドライエツチング工程
が余分に心安であると云う問題点があった。
工程と該絶縁膜をドライエツチングする工程を要し、い
ずれも装置に高額を要すると共にドライエツチング工程
が余分に心安であると云う問題点があった。
本発明は、かかる従来技術の問題点をなくし、無電解メ
ッキ処理と云う安価な装置で且つドライエツチング工程
も土留な自己整合型ゲートの側面スペーサーの形成方法
を提供する事及びゲート電極表面を安定化する方法を提
供する事を目的とする。
ッキ処理と云う安価な装置で且つドライエツチング工程
も土留な自己整合型ゲートの側面スペーサーの形成方法
を提供する事及びゲート電極表面を安定化する方法を提
供する事を目的とする。
上記問題点を解決するために本発明はＭＯ３型半導体装
置のゲート電極の少くとも側面を含′ｒＪ表面に無電解
メッキ層を形成する手段をとる事を基本とする。
置のゲート電極の少くとも側面を含′ｒＪ表面に無電解
メッキ層を形成する手段をとる事を基本とする。
以下、実施例により本発明を詳述する。
第１図は本発明によるＩＡＯ８型Ｏ８効果トランジスタ
の作成を工程順に示したものである。例としてＮチャネ
ルについて説明する。
の作成を工程順に示したものである。例としてＮチャネ
ルについて説明する。
（σ） Ｐ型の（１００）面を有する８１基板１の所望
の位置に、周知の選択酸化法により素子間分離用のフィ
ールド５ｉｎ２膜２を形成する。
の位置に、周知の選択酸化法により素子間分離用のフィ
ールド５ｉｎ２膜２を形成する。
その後８１基板１を再び酸化してゲーｈ Ｓ ｉ Ｏ。
膜６を成長せしめる。
（ｈ） この上からタングステン等の金Ｉ＋４膜等から
成るゲー［１を極膜４をスパッタ法や化学蒸着法で形成
し、ゲートパターンを形成するための７オトレジスト５
をパターン状に写真蝕刻法により形成する。
成るゲー［１を極膜４をスパッタ法や化学蒸着法で形成
し、ゲートパターンを形成するための７オトレジスト５
をパターン状に写真蝕刻法により形成する。
（Ｃ） フォトンシスト５をマスクとしてゲート電極膜
４をエッチしてゲート電極６を形成する。この時、フレ
オン系のガスによるドライエツチングを用いる。
４をエッチしてゲート電極６を形成する。この時、フレ
オン系のガスによるドライエツチングを用いる。
この後、次の工程に移っても良いが、ここでは、ゲート
電極６をマスクとして浅い拡散層を形成する為の低濃度
のリン又は砒素の不純物のイオン打込み層７を形成する
。
電極６をマスクとして浅い拡散層を形成する為の低濃度
のリン又は砒素の不純物のイオン打込み層７を形成する
。
（ｄ） 次で、ニッケル等の金属膜等から成るメッキ
層８をゲート電極膜の側面を含む表面に無電解メッキ法
にて形成し、高濃度のリン又は砒素の不純物イオン打込
みを行ないソース９、及びドレイン１０を形成する。（
Ｃ）で浅いイオン打込み層７を形成しない場合は、本工
程での高濃度イオン打込みのみでも良く、更に、低濃度
拡散領域は、熱拡散にて形成する場合もある。
層８をゲート電極膜の側面を含む表面に無電解メッキ法
にて形成し、高濃度のリン又は砒素の不純物イオン打込
みを行ないソース９、及びドレイン１０を形成する。（
Ｃ）で浅いイオン打込み層７を形成しない場合は、本工
程での高濃度イオン打込みのみでも良く、更に、低濃度
拡散領域は、熱拡散にて形成する場合もある。
第２図は本発明の他の実施例を示す。
（ａ） 第１図＜ｈ＞でホトレジスト５をパターン状
に形成して、該ホトレジストを残存させたままリン又は
砒素を浅く、低濃度でイオン打込みしてイオン打込み層
７を形成する。
に形成して、該ホトレジストを残存させたままリン又は
砒素を浅く、低濃度でイオン打込みしてイオン打込み層
７を形成する。
本イオン打込みは必ずしも心安でなく、その場合は後工
程にてソース・ドレインを形成したままに留めるか、あ
るいはソース・ドレインからの熱拡散処理によりこれを
おぎな５事もできる。
程にてソース・ドレインを形成したままに留めるか、あ
るいはソース・ドレインからの熱拡散処理によりこれを
おぎな５事もできる。
（ｂ） 次でメッキ層８をゲート電極膜の側面にのみ
ホトレジスト５をマスクとして無電解で形成する。
ホトレジスト５をマスクとして無電解で形成する。
（Ｃ） ホトレジスト５を除去してリン又は砒素の高濃
度イオン打込みによりソース９及びトンイン１０を形成
する。
度イオン打込みによりソース９及びトンイン１０を形成
する。
尚本発明では、いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔ］、
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造に関して説明した
がＤ Ｄ Ｄ （ＤＯｕｆｌｅ Ｄｉｆｆａｓｉｏｎ
Ｄｒａｉｎ構造等に適用できる事は云うまでもなく、又
、ゲート′電極はタングステンのみならずモリブデンや
多結晶８１等高融点金属であっても良く、メッキ層は、
ニッケルのみならず、ゲート電極と同一材料であっても
良く、銅、白金あるいはパラジウム等の高融点金属を一
層あるいは多層に形成しても良い事は云うまでもない。
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造に関して説明した
がＤ Ｄ Ｄ （ＤＯｕｆｌｅ Ｄｉｆｆａｓｉｏｎ
Ｄｒａｉｎ構造等に適用できる事は云うまでもなく、又
、ゲート′電極はタングステンのみならずモリブデンや
多結晶８１等高融点金属であっても良く、メッキ層は、
ニッケルのみならず、ゲート電極と同一材料であっても
良く、銅、白金あるいはパラジウム等の高融点金属を一
層あるいは多層に形成しても良い事は云うまでもない。
更に、本発明は、ゲート電極の５ｉａｅ Ｗａ］、Ｉ
５ｐａｃｅｒ の形成に限らず電極配線、例えばＡｔ
電極配線の耐マイグレーシヨン処理として無電解メッキ
処理を施したり、コンタクト抵抗低減のための無電解メ
ッキ処理を施す場合にも適用できることは想像に難くな
い。
５ｐａｃｅｒ の形成に限らず電極配線、例えばＡｔ
電極配線の耐マイグレーシヨン処理として無電解メッキ
処理を施したり、コンタクト抵抗低減のための無電解メ
ッキ処理を施す場合にも適用できることは想像に難くな
い。
本発明によるとＬ Ｄ Ｄ Ｊ！Ｉｔ造あるいはＤＤＤ
構造やゲート表ｍｊ安定化処理したＭＯ８型半導体装置
が低コストで工程数少なく形成できる効果がある
構造やゲート表ｍｊ安定化処理したＭＯ８型半導体装置
が低コストで工程数少なく形成できる効果がある
第１図（ａ）〜（ｄ）は、本発明の一実施例にかかるＭ
ＯＳトランジスタの製造工程図、第２図（ａ）〜（Ｃ）
は、５ｉｄｅ Ｗａｌｌ ５ｐａｃｅｒ のみを形成
した他の実施例の要部工程図である。 １・・・・・・・・Ｓ１基板 ２ ・・・・ ・フィールド５１０２膜５・・・・−・
・・ゲート５ｉ０２１換４・・ ・・・・ゲート電極膜 ５・・・・・・・・ホトンジスト ６・・・・・・・・ゲート＠極 ７・・・・・・・イオン打込み層 ８・・・・・・・・メッキ層 ９・・・・・・・・ソース １０・・・・・ドレイン 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋（他１名） ｑ口
ＯＳトランジスタの製造工程図、第２図（ａ）〜（Ｃ）
は、５ｉｄｅ Ｗａｌｌ ５ｐａｃｅｒ のみを形成
した他の実施例の要部工程図である。 １・・・・・・・・Ｓ１基板 ２ ・・・・ ・フィールド５１０２膜５・・・・−・
・・ゲート５ｉ０２１換４・・ ・・・・ゲート電極膜 ５・・・・・・・・ホトンジスト ６・・・・・・・・ゲート＠極 ７・・・・・・・イオン打込み層 ８・・・・・・・・メッキ層 ９・・・・・・・・ソース １０・・・・・ドレイン 以上 出願人 セイコーエプソン株式会社 代理人 弁理士最上筋（他１名） ｑ口
Claims (2)
- （１）半導体基板上にゲート絶縁膜を介して、タングス
テンあるいはモリブデンあるいはシリコンによるゲート
を設けた後、該ゲートの少くとも側面を含む表面にタン
グステン、モリブデン、ニッケル、銅、白金あるいはパ
ラジウム等の無電解メッキ層を形成し、上記ゲート及び
無電解メッキ層をマスクとして上記基板表面に不純物を
導入してソース・ドレインを形成して成ることを特徴と
するＭＯＳ型半導体装置。 - （２）無電解メッキ層を形成せしめる前にゲートをマス
クとしてソース・ドレインと同一導電型の不純物を上記
基板表面に導入して浅い又は上記ソース・ドレインより
低濃度の不純物層が形成され、さらに上記ゲート直下の
領域に上記ソース・ドレインが達しないように形成され
ることを特徴とするＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027988A JPH01205569A (ja) | 1988-02-12 | 1988-02-12 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027988A JPH01205569A (ja) | 1988-02-12 | 1988-02-12 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205569A true JPH01205569A (ja) | 1989-08-17 |
Family
ID=12299276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027988A Pending JPH01205569A (ja) | 1988-02-12 | 1988-02-12 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205569A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JPH11354797A (ja) * | 1999-06-02 | 1999-12-24 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2001210833A (ja) * | 1999-11-18 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6737306B2 (en) | 2000-11-28 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tapered gate and method of manufacturing the same |
-
1988
- 1988-02-12 JP JP3027988A patent/JPH01205569A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| JPH11354797A (ja) * | 1999-06-02 | 1999-12-24 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2001210833A (ja) * | 1999-11-18 | 2001-08-03 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6737306B2 (en) | 2000-11-28 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a tapered gate and method of manufacturing the same |
| US7161179B2 (en) | 2000-11-28 | 2007-01-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7745824B2 (en) | 2000-11-28 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0396357B1 (en) | Process for forming CMOS field effect transistors | |
| JPH0343778B2 (ja) | ||
| JPS58176975A (ja) | 集積ｍｏｓ電界効果トランジスタ回路の製造方法 | |
| JPH0324737A (ja) | 半導体装置およびその製造方法 | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH01205569A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3077760B2 (ja) | 固相拡散方法 | |
| JPS60193371A (ja) | 半導体装置の製造方法 | |
| RU2244985C1 (ru) | Способ изготовления комплементарных вертикальных биполярных транзисторов в составе интегральных схем | |
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JPS6138858B2 (ja) | ||
| JP3088556B2 (ja) | 半導体装置の製法 | |
| JPH0661482A (ja) | Ｍｏｓ型トランジスタおよびその製造方法 | |
| JPH0471236A (ja) | 半導体装置の製造方法 | |
| JPS60124972A (ja) | 半導体装置の製造方法 | |
| JPS63275181A (ja) | 半導体装置の製造方法 | |
| JPS63300563A (ja) | Ｍｏｓ電界効果トランジスタの製造方法 | |
| JPH0554263B2 (ja) | ||
| JPH04303944A (ja) | 半導体装置の製造方法 | |
| JPS61256672A (ja) | 半導体装置の製造方法 | |
| JPS63244884A (ja) | 半導体装置およびその製造方法 | |
| JP2745946B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0562994A (ja) | 半導体素子の製造方法 | |
| JPH10177956A (ja) | 半導体の製造方法及び半導体装置 | |
| JPH021922A (ja) | 半導体装置の製造方法 |