JPS63302518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63302518A JPS63302518A JP13939387A JP13939387A JPS63302518A JP S63302518 A JPS63302518 A JP S63302518A JP 13939387 A JP13939387 A JP 13939387A JP 13939387 A JP13939387 A JP 13939387A JP S63302518 A JPS63302518 A JP S63302518A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［概要］
一導電型不純物領域と異種導電型不純物領域とを同時に
画定する形成方法であって、一方を面体不純物源とし、
他方をガス不純物源とするか、あるいは、両方を面体不
純物源にして、上面からレーザを照射して両方の不純物
領域を同時に画定する。そうすれば、処理工程が節単に
なり、短縮されて、且つ、微細領域を高精度に形成でき
る。
画定する形成方法であって、一方を面体不純物源とし、
他方をガス不純物源とするか、あるいは、両方を面体不
純物源にして、上面からレーザを照射して両方の不純物
領域を同時に画定する。そうすれば、処理工程が節単に
なり、短縮されて、且つ、微細領域を高精度に形成でき
る。
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特に、２つの異
種導電型不純物領域を同゛時に形成する形成方法に関す
る。
種導電型不純物領域を同゛時に形成する形成方法に関す
る。
ＩＣやＬＳＩなどの半導体装置は複雑で長い処理工程か
らなるウェハープロセスを経て半導体チップが作製され
ている。
らなるウェハープロセスを経て半導体チップが作製され
ている。
しかし、処理工程が長くなるほど、ハンドリング回数が
増加するために品質や収率（歩留）が低下し、また、工
数増加によるコストアップに繋がって、出来るだけ短縮
した簡略な処理工程による形成方法が望ましい。
増加するために品質や収率（歩留）が低下し、また、工
数増加によるコストアップに繋がって、出来るだけ短縮
した簡略な処理工程による形成方法が望ましい。
［従来の技術］
第３図はＣ−ＭＯＳ）ランジスタ（相補型電界効果形ト
ランジスタ）の断面概要図を示しており、このようなＣ
−ＭＯＳ ）ランジスタは消費電力が少ない等の利点が
あって、広く利用されている構造である。図において、
１はｐ−シリコン基板（ｐ型不純物を含むシリコン基板
）、２はｎ−ウェル領域、３はフィールド絶縁膜（Ｓｉ
Ｏ２膜）、４は多結晶シリコン膜からなるゲート電極
、５はｎチャネルトランジスタのｎ−ソース領域および
ドレイン領域、６はｐチャネルトランジスタのｐ−ソー
ス領域およびドレイン領域である。
ランジスタ）の断面概要図を示しており、このようなＣ
−ＭＯＳ ）ランジスタは消費電力が少ない等の利点が
あって、広く利用されている構造である。図において、
１はｐ−シリコン基板（ｐ型不純物を含むシリコン基板
）、２はｎ−ウェル領域、３はフィールド絶縁膜（Ｓｉ
Ｏ２膜）、４は多結晶シリコン膜からなるゲート電極
、５はｎチャネルトランジスタのｎ−ソース領域および
ドレイン領域、６はｐチャネルトランジスタのｐ−ソー
ス領域およびドレイン領域である。
このようなＣ−ＭＯＳ）ランジスタの従来の形成方法の
工程順断面図を第４図（ａ）〜（Ｃ１に示している。
工程順断面図を第４図（ａ）〜（Ｃ１に示している。
第４図（ａ）参照；ｐ−シリコン基板１上にｎ−ウェル
領域２を画定し、次いで、フィールド絶縁膜３を形成し
た後、ゲート絶縁膜を、介してゲート電極４を形成する
。
領域２を画定し、次いで、フィールド絶縁膜３を形成し
た後、ゲート絶縁膜を、介してゲート電極４を形成する
。
第４図（ｂ）参照；次いで、ｎ−ウェル領域２ （ｐチ
ャネルトランジスタ形成領域）上にレジスト膜マスク７
を被覆し、露出させたｎチャーネルトランジスタ形成領
域上から燐イオン（ｐ＋）または砒素イオン（八Ｓ＋
）を注入し、熱処理してｎ−ソース領域およびドレイン
領域５を画定する。なお、この熱処理は、後記するｐチ
ャネルトランジスタのｐ−ソース領域およびドレイン領
域６をイオン注入した後、同時に熱処理して画定する場
合が多い。
ャネルトランジスタ形成領域）上にレジスト膜マスク７
を被覆し、露出させたｎチャーネルトランジスタ形成領
域上から燐イオン（ｐ＋）または砒素イオン（八Ｓ＋
）を注入し、熱処理してｎ−ソース領域およびドレイン
領域５を画定する。なお、この熱処理は、後記するｐチ
ャネルトランジスタのｐ−ソース領域およびドレイン領
域６をイオン注入した後、同時に熱処理して画定する場
合が多い。
第４図（Ｃ１参照；次いで、前工程で形成したｎチャネ
ルトランジスタ領域上にレジスト膜マスク８を被覆し、
ｐチャネルトランジスタ形成領域を露出させて、その上
から硼素イオン（Ｂ＋）を注入し、熱処理してｐ−ソー
ス領域およびドレイン領域６を画定する。
ルトランジスタ領域上にレジスト膜マスク８を被覆し、
ｐチャネルトランジスタ形成領域を露出させて、その上
から硼素イオン（Ｂ＋）を注入し、熱処理してｐ−ソー
ス領域およびドレイン領域６を画定する。
なお、これらのソースおよびドレイン領域の形成工程に
おいては、ゲート電極４およびフィールド絶縁膜３がイ
オン注入を防止するマスクの役目を果たし、セルファラ
イン（自己整合）的にソース・ドレイン領域が形成され
るものである。
おいては、ゲート電極４およびフィールド絶縁膜３がイ
オン注入を防止するマスクの役目を果たし、セルファラ
イン（自己整合）的にソース・ドレイン領域が形成され
るものである。
［発明が解決しようとする問題点］
ところで、上記のようなＣ−ＭＯＳ ）ランジスタのソ
ースおよびドレイン領域の形成工程はレジスト膜マスク
７．８を２回パターンニングし、２回に分けてイオン注
入する形成方法であるから、それだけ処理工程が長くな
って工数が増加する問題がある。
ースおよびドレイン領域の形成工程はレジスト膜マスク
７．８を２回パターンニングし、２回に分けてイオン注
入する形成方法であるから、それだけ処理工程が長くな
って工数が増加する問題がある。
且つ、従来のように、イオン注入によって形成する場合
は高温熱処理（９００〜１０００℃程度）が必要になる
ため、過度の熱拡散によって微細な領域を高精度に形成
できない欠点がある。
は高温熱処理（９００〜１０００℃程度）が必要になる
ため、過度の熱拡散によって微細な領域を高精度に形成
できない欠点がある。
本発明はこのような問題点を除去して、ｎチャネルトラ
ンジスタのｎ−ソースおよびドレイン領域と、ｐチャネ
ルトランジスタのｐ−ソースおよびドレイン領域を同時
に形成し、しかも、熱処理が不要で高精度に、且つ、微
細に形成できる形成方法を提案するものである。
ンジスタのｎ−ソースおよびドレイン領域と、ｐチャネ
ルトランジスタのｐ−ソースおよびドレイン領域を同時
に形成し、しかも、熱処理が不要で高精度に、且つ、微
細に形成できる形成方法を提案するものである。
［問題点を解決するための手段］
その目的は、一導電型面体不純物源を一導電型不純物形
成領域上に配置し、且つ、異種導電型不純物ガスを含む
雰囲気中に異種導電型不純物形成領域を露出させ、全面
にレーザを照射して前記面体不純物源とガス不純物源と
から同時に拡散させて一導電型不純物領域と異種導電型
不純物領域とを画定する工程、あるいは、一導電型面体
不純物源を一導電型不純物形成領域上に配置し、且つ、
異種導電型面体不純物源を異種導電型不純物形成領域上
に配置し、全面にレーザを照射して前記２つの面体不純
物源から同時に拡散させて一導電型不純物領域と異種導
電型不純物領域とを画定する工程が含まれる半導体装置
の製造方法によって達成される。
成領域上に配置し、且つ、異種導電型不純物ガスを含む
雰囲気中に異種導電型不純物形成領域を露出させ、全面
にレーザを照射して前記面体不純物源とガス不純物源と
から同時に拡散させて一導電型不純物領域と異種導電型
不純物領域とを画定する工程、あるいは、一導電型面体
不純物源を一導電型不純物形成領域上に配置し、且つ、
異種導電型面体不純物源を異種導電型不純物形成領域上
に配置し、全面にレーザを照射して前記２つの面体不純
物源から同時に拡散させて一導電型不純物領域と異種導
電型不純物領域とを画定する工程が含まれる半導体装置
の製造方法によって達成される。
［作用］
即ち、本発明は、一導電型不純物領域と異種導電型不純
物領域とを同時に形成するために、一方を面体不純物源
にし、他方をガス不純物源にする方法、または、両方を
面体不純物源にする方法によって不純物源を準備し、そ
の上からレーザを照射し拡散させて不純物領域を同時に
画定する。
物領域とを同時に形成するために、一方を面体不純物源
にし、他方をガス不純物源にする方法、または、両方を
面体不純物源にする方法によって不純物源を準備し、そ
の上からレーザを照射し拡散させて不純物領域を同時に
画定する。
そうすれば、パターンニングも１回だけになり、処理工
程が簡略になって、短縮され、しかも、微細な領域を精
度良く形成することができる。
程が簡略になって、短縮され、しかも、微細な領域を精
度良く形成することができる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）、 （ｂ）は本発明にかかる形成方法を示
す工程順断面図である。
す工程順断面図である。
第１図（ａ）参照；本図は従来例の第４図（ａ）と同様
に、ｐ−シリコン基板１上にｎ−ウェル領域２を画定し
、次いで、フィールド絶縁膜３を形成し、次いで、ゲー
ト絶縁膜を介してゲート電極４を形成する。
に、ｐ−シリコン基板１上にｎ−ウェル領域２を画定し
、次いで、フィールド絶縁膜３を形成し、次いで、ゲー
ト絶縁膜を介してゲート電極４を形成する。
第１図中）参照；次いで、砒素１２％含んだ膜厚３００
０人程度０砒素シリケートガラス（ＡｓＳＧ）膜（ｎ型
不純物源）を上面に被着し、これをフォトプロセスによ
ってパターンニングしてｎチャネルトランジスタ形成領
域上のみをＡｓ５Ｇ膜１０で被覆し、次いで、ジボラン
（８２Ｈ６）ガス雰囲気の減圧気中（１０Ｔｏｒｒ）に
おいて、エキシマレーザ（Ａｒ Ｆレーザ）でスキャン
ニングしながら１秒間照射する。この際、基板は加熱せ
ず、レーザ照射による熱量は２〜１０ジユ一ル／ｃｄ程
度、波長１１Ｚの１パルスで各部分を１回照射するだけ
である。なお、ジボランガス雰囲気はキャリアガスをア
ルゴンとした１％の８２ Ｈ６ガスを含んだ雰囲気であ
る。
０人程度０砒素シリケートガラス（ＡｓＳＧ）膜（ｎ型
不純物源）を上面に被着し、これをフォトプロセスによ
ってパターンニングしてｎチャネルトランジスタ形成領
域上のみをＡｓ５Ｇ膜１０で被覆し、次いで、ジボラン
（８２Ｈ６）ガス雰囲気の減圧気中（１０Ｔｏｒｒ）に
おいて、エキシマレーザ（Ａｒ Ｆレーザ）でスキャン
ニングしながら１秒間照射する。この際、基板は加熱せ
ず、レーザ照射による熱量は２〜１０ジユ一ル／ｃｄ程
度、波長１１Ｚの１パルスで各部分を１回照射するだけ
である。なお、ジボランガス雰囲気はキャリアガスをア
ルゴンとした１％の８２ Ｈ６ガスを含んだ雰囲気であ
る。
そうすれば、このレーザ照射によってｎチャネルトラン
ジスタのｎ−ソース領域沿よびドレイン領域１５がＡｓ
５Ｇ膜１０からの拡散によって形成され、又、ｐチャネ
ルトランジスタのｐ−ソース領域およびドレイン領域１
６はＢ２ Ｈ６ガスからの拡散によって同時に形成され
、しかも、これらのソース・ドレイン領域は厚さ１００
０人程度人程めて？１１１１Ｉで高精度に形成すること
ができる。
ジスタのｎ−ソース領域沿よびドレイン領域１５がＡｓ
５Ｇ膜１０からの拡散によって形成され、又、ｐチャネ
ルトランジスタのｐ−ソース領域およびドレイン領域１
６はＢ２ Ｈ６ガスからの拡散によって同時に形成され
、しかも、これらのソース・ドレイン領域は厚さ１００
０人程度人程めて？１１１１Ｉで高精度に形成すること
ができる。
次に、第２図＋８）、 （ｂ）は本発明にかかる他の形
成方法を示す工程順断面図である。
成方法を示す工程順断面図である。
第２図（ａ）参照；本図も従来例の第４図（ａ）と同じ
く、ｐ−シリコン基板１上にｎ−ウェル領域２を画定し
、次いで、フィールド絶縁膜３を形成し、次いで、ゲー
ト絶縁膜を介してゲート電極４を形成する。
く、ｐ−シリコン基板１上にｎ−ウェル領域２を画定し
、次いで、フィールド絶縁膜３を形成し、次いで、ゲー
ト絶縁膜を介してゲート電極４を形成する。
第２図（ｂｌ参照；次いヤ、砒素１２％含んだ膜厚３０
００人程度０砒素シリケートガラス（ＡｓＳＧ）膜を上
面に被着し、これをフォトプロセスによってパターンニ
ングして、ｎチャネルトランジスタ形成領域上のみをＡ
ｓ５Ｇ膜１０で被覆し、次いで、その上に硼素１２％含
んだ膜厚３０００人の硼素シリケートガラＸ（ＢＳＣ；
）膜（ｐ型不純物源）を被着して、ｐチャネルトランジ
スタ形成領域上をＢＳＧ膜１１で被覆した後、上記例と
同様にエキシマレーザ（ＡｒＦレーザ）でスキャンニン
グしながら１秒間照射する。その時のレーザ照射の条件
は上記と同様である。そうすれば、このレーザ照射によ
ってｎチャネルトランジスタのｎ−ソース領域およびド
レイン領域１５が＾ｓＳＧ膜１０からの拡散によって形
成され′、又、ｐチャネルトランジスタのｐ−ソース領
域およびドレイン領域１６がＢＳＧ膜１１がらの拡散に
よって同時に形成されて、しかも、これらの領域は極め
て微細で高精度に形成される。
００人程度０砒素シリケートガラス（ＡｓＳＧ）膜を上
面に被着し、これをフォトプロセスによってパターンニ
ングして、ｎチャネルトランジスタ形成領域上のみをＡ
ｓ５Ｇ膜１０で被覆し、次いで、その上に硼素１２％含
んだ膜厚３０００人の硼素シリケートガラＸ（ＢＳＣ；
）膜（ｐ型不純物源）を被着して、ｐチャネルトランジ
スタ形成領域上をＢＳＧ膜１１で被覆した後、上記例と
同様にエキシマレーザ（ＡｒＦレーザ）でスキャンニン
グしながら１秒間照射する。その時のレーザ照射の条件
は上記と同様である。そうすれば、このレーザ照射によ
ってｎチャネルトランジスタのｎ−ソース領域およびド
レイン領域１５が＾ｓＳＧ膜１０からの拡散によって形
成され′、又、ｐチャネルトランジスタのｐ−ソース領
域およびドレイン領域１６がＢＳＧ膜１１がらの拡散に
よって同時に形成されて、しかも、これらの領域は極め
て微細で高精度に形成される。
以上のような形成方法によれば、パターンニングがＡｓ
５Ｇ膜の１回、だけとなり、ソースおよびドレイン領域
の形成処理が１回になって工程が短縮され、且つ、極め
て短時間の１回だけの加熱によって形成するため辷、ソ
ースおよびドレイン領域が精度良く微細に形成すること
ができる。
５Ｇ膜の１回、だけとなり、ソースおよびドレイン領域
の形成処理が１回になって工程が短縮され、且つ、極め
て短時間の１回だけの加熱によって形成するため辷、ソ
ースおよびドレイン領域が精度良く微細に形成すること
ができる。
なお、第１図で説明した実施例において、ＢＳＣ膜を被
着して、ｐチャネルトランジスタ形成領域上を被覆した
後、ＡｓＨ３ガスを含むガス雰囲気でレーザ照射しても
同様の結果が得られる。
着して、ｐチャネルトランジスタ形成領域上を被覆した
後、ＡｓＨ３ガスを含むガス雰囲気でレーザ照射しても
同様の結果が得られる。
［発明の効果］
上記のＣ−ＭＯＳ ）ランジスタの実施例から明らかな
ように、本発明によれば一導電型不純物領域と異種導電
型不純物領域とを同時に画定することができて、処理工
程が簡単になり、且つ、短縮されて、しかも、微細領域
が高精度に形成されて、ＩＣの品質向上、集積度の向上
に顕著に寄与するものである。
ように、本発明によれば一導電型不純物領域と異種導電
型不純物領域とを同時に画定することができて、処理工
程が簡単になり、且つ、短縮されて、しかも、微細領域
が高精度に形成されて、ＩＣの品質向上、集積度の向上
に顕著に寄与するものである。
第１図（ａ）、 （ｂｌおよび第２図（ａ）、 （ｂ）
は本発明にかかる形成方法の工程順断面図、 第３図はＣ−ＭＯＳ ｌ−ランジスタの断面概要図、第
４図（ａ）〜（Ｃ）は従来の形成方法の工程順断面図で
ある。 図において、 ■はｐ−シリコン基板、２はｎ−ウェル領域、３はフィ
ールド絶縁膜、４はゲート電極、５．１５はｎ−ソース
領域およびドレイン領域、６．１６はｐ−ソース領域お
よびドレイン領域、７．８はレジスト膜マスク、 １０はＡｓ５Ｇ膜、 １１はＢＳＧ膜斗要明１−
２１Ｊ−ｊ化ＩＳ形代方池６エ科喉図第２図
は本発明にかかる形成方法の工程順断面図、 第３図はＣ−ＭＯＳ ｌ−ランジスタの断面概要図、第
４図（ａ）〜（Ｃ）は従来の形成方法の工程順断面図で
ある。 図において、 ■はｐ−シリコン基板、２はｎ−ウェル領域、３はフィ
ールド絶縁膜、４はゲート電極、５．１５はｎ−ソース
領域およびドレイン領域、６．１６はｐ−ソース領域お
よびドレイン領域、７．８はレジスト膜マスク、 １０はＡｓ５Ｇ膜、 １１はＢＳＧ膜斗要明１−
２１Ｊ−ｊ化ＩＳ形代方池６エ科喉図第２図
Claims (2)
- （１）一導電型固体不純物源を一導電型不純物形成領域
上に配置し、且つ、異種導電型不純物ガスを含む雰囲気
中に異種導電型不純物形成領域を露出させ、全面にレー
ザを照射して前記固体不純物源とガス不純物源とから同
時に拡散させて一導電型不純物領域と異種導電型不純物
領域とを画定する工程が含まれてなることを特徴とする
半導体装置の製造方法。 - （２）一導電型面体不純物源を一導電型不純物形成領域
上に配置し、且つ、異種導電型固体不純物源を異種導電
型不純物形成領域上に配置し、全面にレーザを照射して
前記２つの固体不純物源から同時に拡散させて一導電型
不純物領域と異種導電型不純物領域とを画定する工程が
含まれてなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13939387A JPS63302518A (ja) | 1987-06-02 | 1987-06-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13939387A JPS63302518A (ja) | 1987-06-02 | 1987-06-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302518A true JPS63302518A (ja) | 1988-12-09 |
Family
ID=15244248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13939387A Pending JPS63302518A (ja) | 1987-06-02 | 1987-06-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002594A1 (en) * | 1995-07-03 | 1997-01-23 | Intel Corporation | Low damage source and drain doping technique |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236468A (en) * | 1975-09-18 | 1977-03-19 | Fujitsu Ltd | Shallow diffusion method |
| JPS5488780A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS5552221A (en) * | 1978-10-12 | 1980-04-16 | Toshiba Corp | Impurity dispersion method and its device |
-
1987
- 1987-06-02 JP JP13939387A patent/JPS63302518A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236468A (en) * | 1975-09-18 | 1977-03-19 | Fujitsu Ltd | Shallow diffusion method |
| JPS5488780A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS5552221A (en) * | 1978-10-12 | 1980-04-16 | Toshiba Corp | Impurity dispersion method and its device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997002594A1 (en) * | 1995-07-03 | 1997-01-23 | Intel Corporation | Low damage source and drain doping technique |
| KR100381769B1 (ko) * | 1995-07-03 | 2003-08-19 | 인텔 코오퍼레이션 | 자체정렬된소스와드레인영역및전계효과트랜지스터형성방법과이를위한저손실도핑방법및그구조체 |
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