JPS633039Y2 - - Google Patents
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- Publication number
- JPS633039Y2 JPS633039Y2 JP7260383U JP7260383U JPS633039Y2 JP S633039 Y2 JPS633039 Y2 JP S633039Y2 JP 7260383 U JP7260383 U JP 7260383U JP 7260383 U JP7260383 U JP 7260383U JP S633039 Y2 JPS633039 Y2 JP S633039Y2
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- JP
- Japan
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- circuit
- transistor
- erasing
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- erase
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- 230000007257 malfunction Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
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- 230000000694 effects Effects 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案は磁気バブルメモリ装置の電源オン・オ
フ時に際して消去信号回路の誤動作による記録情
報の消去を無くした消去回路の構成に関する。
フ時に際して消去信号回路の誤動作による記録情
報の消去を無くした消去回路の構成に関する。
(b) 技術の背景
磁気バブルメモリ（以下略してバブルメモリ）
は小形で高性能な固体フアイルメモリの実現を目
指して開発された不揮発性磁性メモリであつて機
械的な可動部分を全く含まないため高い信頼性を
もつことができる。こゝでバブルメモリの実装法
としてバブルメモリデバイスをコイル駆動回路、
フアンクシヨン駆動回路、センスアンプなどの直
接周辺回路やタイミング回路、コントロール回路
などの間接周辺回路と一諸にプリント配線基板に
装着してメモリカードとして使用する方法と、バ
ブルメモリデバイスをカセツト状とすることによ
り着脱可能な構造としカセツトホルダを通じてメ
モリカードに装着してある直接周辺回路および間
接周辺回路と接続する方法とがある。本考案は後
者のカセツト状のメモリ装置（以下バブルカセツ
ト）として使用する場合に電圧変動により生ずる
誤動作を無くした消去回路に関するものである。
は小形で高性能な固体フアイルメモリの実現を目
指して開発された不揮発性磁性メモリであつて機
械的な可動部分を全く含まないため高い信頼性を
もつことができる。こゝでバブルメモリの実装法
としてバブルメモリデバイスをコイル駆動回路、
フアンクシヨン駆動回路、センスアンプなどの直
接周辺回路やタイミング回路、コントロール回路
などの間接周辺回路と一諸にプリント配線基板に
装着してメモリカードとして使用する方法と、バ
ブルメモリデバイスをカセツト状とすることによ
り着脱可能な構造としカセツトホルダを通じてメ
モリカードに装着してある直接周辺回路および間
接周辺回路と接続する方法とがある。本考案は後
者のカセツト状のメモリ装置（以下バブルカセツ
ト）として使用する場合に電圧変動により生ずる
誤動作を無くした消去回路に関するものである。
(c) 従来技術と問題点
第１図は従来用いられている消去回路である。
すなわちバブルカセツトには総べてのバブル情報
を消去する消去コイルＬが内蔵されている。こゝ
でバブル情報の消去法としては消去信号回路１の
端子ＥにＨレベルの信号を送つてトランジスタ
Tr１をオンとすることによりTr２がオンとなり
消去電源VEは抵抗Ｒ１とトランジスタTr２を通
つて消去コイルＬに消去電流を供給しその結果生
じた磁界はバブルメモリチツプに加えられる。バ
ブルチツプメモリには永久磁石を用いてバイアス
磁界が加えられているので消去コイルＬにより生
じた磁界値は加算されてバブルの消滅磁界値（コ
ラプス磁界値）に達し総べてのバブル情報は消去
される。以上のようにバブル情報の消去は消去信
号回路１の端子ＥにＨレベルの信号を送ることに
よりなされているがこの回路１で使用されている
ICは動作電圧が動作保証電圧範囲より外れると
動作が不安定となりそのためトランジスタTr１
のベース電位がＨレベルになりトランジスタTr
１がオンとなることによりトランジスタTr２が
オンとなりバブル情報を消去する場合がある。こ
のようなICの動作不安定状態は電源のオン・オ
フ時に生ずるので従来はバブルカセツトをカセツ
トホルダから予め外した状態で電源のオン・オフ
を行うと云う保護手段を構ぜざるを得なかつた。
すなわちバブルカセツトには総べてのバブル情報
を消去する消去コイルＬが内蔵されている。こゝ
でバブル情報の消去法としては消去信号回路１の
端子ＥにＨレベルの信号を送つてトランジスタ
Tr１をオンとすることによりTr２がオンとなり
消去電源VEは抵抗Ｒ１とトランジスタTr２を通
つて消去コイルＬに消去電流を供給しその結果生
じた磁界はバブルメモリチツプに加えられる。バ
ブルチツプメモリには永久磁石を用いてバイアス
磁界が加えられているので消去コイルＬにより生
じた磁界値は加算されてバブルの消滅磁界値（コ
ラプス磁界値）に達し総べてのバブル情報は消去
される。以上のようにバブル情報の消去は消去信
号回路１の端子ＥにＨレベルの信号を送ることに
よりなされているがこの回路１で使用されている
ICは動作電圧が動作保証電圧範囲より外れると
動作が不安定となりそのためトランジスタTr１
のベース電位がＨレベルになりトランジスタTr
１がオンとなることによりトランジスタTr２が
オンとなりバブル情報を消去する場合がある。こ
のようなICの動作不安定状態は電源のオン・オ
フ時に生ずるので従来はバブルカセツトをカセツ
トホルダから予め外した状態で電源のオン・オフ
を行うと云う保護手段を構ぜざるを得なかつた。
(d) 考案の目的
本考案はバブルカセツトをカセツトホルダに挿
入した状態のまゝで電源のオン・オフを行うこと
が可能な消去回路の構成を提供することを目的と
する。
入した状態のまゝで電源のオン・オフを行うこと
が可能な消去回路の構成を提供することを目的と
する。
(e) 考案の構成
本考案の目的はTTL回路を介してトランジス
タのベースと接続する消去信号回路と並列に電源
断予告信号回路とリセツト信号回路を設け、消去
電源の電圧変化が規定レベルを越えると前記両回
路がＨレベルよりＬレベルに切り替り、トランジ
スタのベース電位をＬレベルに保ちICの不安定
動作を補償する回路を使用することにより達成す
ることができる。
タのベースと接続する消去信号回路と並列に電源
断予告信号回路とリセツト信号回路を設け、消去
電源の電圧変化が規定レベルを越えると前記両回
路がＨレベルよりＬレベルに切り替り、トランジ
スタのベース電位をＬレベルに保ちICの不安定
動作を補償する回路を使用することにより達成す
ることができる。
(f) 考案の実施例
第２図は消去電圧の変動時間だけトランジスタ
Tr１のベース電位をＬレベルにロツクする回路
であつて、第１図のオープンコレクタのロジツク
ICとトランジスタTr１からなる消去信号回路１
が第２回の回路に置き替る外は消去回路の構成は
変らない。すなわち消去信号（EC）を出す従来
の消去信号回路１と並列に電源断予告信号（PF）
を出す回路２とリセツト信号（RST）を出す回
路３を設けてトランジスタTr１のベースに接続
し、これにより電源電圧の変動期間だけトランジ
スタTr１のベース電位をＬレベルにロツクする。
Tr１のベース電位をＬレベルにロツクする回路
であつて、第１図のオープンコレクタのロジツク
ICとトランジスタTr１からなる消去信号回路１
が第２回の回路に置き替る外は消去回路の構成は
変らない。すなわち消去信号（EC）を出す従来
の消去信号回路１と並列に電源断予告信号（PF）
を出す回路２とリセツト信号（RST）を出す回
路３を設けてトランジスタTr１のベースに接続
し、これにより電源電圧の変動期間だけトランジ
スタTr１のベース電位をＬレベルにロツクする。
以下図面により電源断が生じた場合を例として
本考案を説明する。
本考案を説明する。
第３図は電源電圧の変動に対応して電源断予告
信号（PF）回路２とリセツト信号（RST）回路
３に出す信号の時間関係を示すものである。本実
施例の場合12〔Ｖ〕±２〔％〕に保たれていた電源
電圧４は電源断により０〔Ｖ〕の電位５の状態に
まで低下する。そこで第２図に示す消去信号回路
１のICの動作電圧も低下するが、ICの動作保証
電圧範囲は4.75〔Ｖ〕±５〔％〕であるからこれよ
り大幅に電圧が降下すると誤動作の危険性が生じ
てくる。そこで第３図に示す電源電圧値が電源断
により第１のレベルイにまで低下すると電源断予
告信号回路２は従来のＨレベルからＬレベルに替
り、そのためトランジスタTr１のベース電位は
Ｌレベルに抑えられる。なおこの場合ICの誤動
作により消去信号回路１がＨレベルになつたとし
てもトランジスタTr１のエミツタ側には電圧補
正用ダイオードＤ１が設けられてあるので電流は
ダイオードＤ２を通つて流れ、トランジスタTr
１のベース電位がＨレベルになることはない。次
に電源電圧が更に低下して第２のレベルロにまで
達するとリセツト信号回路３がＨレベルからＬレ
ベルに変る。このように電源電圧の変動により
ICの動作電圧が動作保証範囲を外れＨレベルの
信号を出す場合でも本考案に係る保証回路により
トランジスタTr１のベース電位をＬレベルにロ
ツクできるのでICの誤動作によりバブル情報が
消去されると云う危険性を無くすことができる。
信号（PF）回路２とリセツト信号（RST）回路
３に出す信号の時間関係を示すものである。本実
施例の場合12〔Ｖ〕±２〔％〕に保たれていた電源
電圧４は電源断により０〔Ｖ〕の電位５の状態に
まで低下する。そこで第２図に示す消去信号回路
１のICの動作電圧も低下するが、ICの動作保証
電圧範囲は4.75〔Ｖ〕±５〔％〕であるからこれよ
り大幅に電圧が降下すると誤動作の危険性が生じ
てくる。そこで第３図に示す電源電圧値が電源断
により第１のレベルイにまで低下すると電源断予
告信号回路２は従来のＨレベルからＬレベルに替
り、そのためトランジスタTr１のベース電位は
Ｌレベルに抑えられる。なおこの場合ICの誤動
作により消去信号回路１がＨレベルになつたとし
てもトランジスタTr１のエミツタ側には電圧補
正用ダイオードＤ１が設けられてあるので電流は
ダイオードＤ２を通つて流れ、トランジスタTr
１のベース電位がＨレベルになることはない。次
に電源電圧が更に低下して第２のレベルロにまで
達するとリセツト信号回路３がＨレベルからＬレ
ベルに変る。このように電源電圧の変動により
ICの動作電圧が動作保証範囲を外れＨレベルの
信号を出す場合でも本考案に係る保証回路により
トランジスタTr１のベース電位をＬレベルにロ
ツクできるのでICの誤動作によりバブル情報が
消去されると云う危険性を無くすことができる。
(g) 考案の効果
本考案の実施により従来のように電源のオン・
オフ時にバブルカセツトを取り外す必要がなくな
りバブルメモリの信頼性を向上することができ
る。
オフ時にバブルカセツトを取り外す必要がなくな
りバブルメモリの信頼性を向上することができ
る。
第１図は従来のバブルメモリ消去回路、第２図
はトランジスタTr１のベース電位をＬレベルに
ロツクする回路、第３図は電圧変動とPF信号お
よびRST信号の時間関係を示す図である。 図において１は消去信号回路、２は電源断予告
信号（PF）回路、３はリセツト信号（RST）回
路、イは第１のレベル、ロは第２のレベル。
はトランジスタTr１のベース電位をＬレベルに
ロツクする回路、第３図は電圧変動とPF信号お
よびRST信号の時間関係を示す図である。 図において１は消去信号回路、２は電源断予告
信号（PF）回路、３はリセツト信号（RST）回
路、イは第１のレベル、ロは第２のレベル。
Claims (1)
- 磁気バブルメモリ装置に内蔵した消去コイルに
消去電源より通電して記録情報を消去するトラン
ジスタ回路において、該トランジスタのベースと
接続する消去信号回路と並列に電源断予告信号回
路およびリセツト信号回路を設け、消去電源の電
圧変化が規定レベルを越えると前記両回路の出力
が切り替り、前記トランジスタをオフ状態に保ち
ICの不安定動作を補償することを特徴とする磁
気バブルメモリの消去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260383U JPS59177097U (ja) | 1983-05-16 | 1983-05-16 | 磁気バブルメモリの消去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260383U JPS59177097U (ja) | 1983-05-16 | 1983-05-16 | 磁気バブルメモリの消去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177097U JPS59177097U (ja) | 1984-11-27 |
| JPS633039Y2 true JPS633039Y2 (ja) | 1988-01-25 |
Family
ID=30202738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260383U Granted JPS59177097U (ja) | 1983-05-16 | 1983-05-16 | 磁気バブルメモリの消去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177097U (ja) |
-
1983
- 1983-05-16 JP JP7260383U patent/JPS59177097U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177097U (ja) | 1984-11-27 |
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