JPS63304302A

JPS63304302A - プログラマブル・コントロ−ラ

Info

Publication number: JPS63304302A
Application number: JP13992787A
Authority: JP
Inventors: Mikio Yonekura; 米倉　幹夫; Jiro Kinoshita; 次朗木下
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1987-06-05
Filing date: 1987-06-05
Publication date: 1988-12-12
Anticipated expiration: 2012-03-26
Also published as: JP2594562B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はプログラマブル・コントローラ、特に、ビット
演算命令と、より複雑な処理に対応するマクロ命令とか
らなるプログラムを実行するプログラマブル・コントロ
ーラに関する。

〔従来の技術〕

シーケンス制御を行なうプログラマブル・コントローラ
を動作させるプログラムは、リレー動作に対応するビッ
ト演算命令、より複雑な演算や制御を行わせるためのマ
クロ命令、あるいは、より高級なプログラム言語、例え
ばＰＡＳＣＡＬ等の命令によって記述される。

ところで、プログラマブル・コントローラにおいては、
上記のビット演算命令とマクロ命令とから構成されるラ
ダー言語（以下でラダー文とも称す）によるプログラム
がよく用いられる。ラダー言語によるプログラムに対し
ては、これをリレーのシーケンス・ダイヤグラムに対応
するラダー・ダイヤフラムとして表示させるコンバータ
が開発されており、プログラム作成やデバッキングも容
易であり、またシーケンス制御動作に直接対応する手順
でプログラムが作成されるため、プログラマブル・コン
トローラにおいても処理が高速に、効率良（行なわれ得
るという利点を有している。

上記のラダー言語を構成する命令のうち、ビット演算命
令は、ビット論理演算のみを行なうビット演算プロセッ
サを用いることにより高速、且つ、効率良く処理される
。他方、マクロ命令は、ビット演算プロセッサにては処
理し得す、複数ビットのマイクロプロセッサにより処理
され得るものである。

以上のような状況にあって、従来、ビット演算命令とマ
クロ命令とからシーケンス制御動作の手順で書かれたラ
ダー言語によるプログラムを高速、且つ、効率良く処理
することのできるプログラマブル・コントローラが要望
されていた。

〔発明が解決しようとする問題点〕

前述のように、ビット演算命令とマクロ命令とからシー
ケンス制御動作の手順で書かれたラダー言語によるプロ
グラムを、高速、且つ、効率良（処理するプログラマブ
ル・コントローラが存在しないという問題があった。

本発明は上記の問題点に鑑みなされたもので、ビット演
算命令とマクロ命令とからシーケンス制御動作の手順で
書かれたラダー言語によるプログラムを高速、且つ、効
率良く処理するプログラマブル・コントローラを提供す
ることを目的とするものである。

〔問題点を解決するための手段］第１図は本発明の基本的構成図である。本図において、
１はマイクロプロセッサ、２はメモリ、３は命令識別部
、４は割込み制御部、５はマクロ命令転送部、そして６
はビット演算処理部である。

メモリ２はビット演算命令と、該ビット演算命令より複
雑な処理に対応するマクロ命令とからなるプログラムを
格納する。

命令識別部３は前記メモリ２から前記プログラムの命令
を読出して、該命令がビット演算命令であるか、マクロ
命令であるかを識別する。

割込み制御部４は前記命令がマクロ命令であるとき、前
記マイクロプロセッサ１に対して割込み要求を送る。

マクロ命令転送部５は前記命令がマクロ命令であるとき
、該マクロ命令を前記マイクロプロセッサ１へ転送する
。

マイクロプロセッサ１は割込み要求を受けると、マクロ
命令を読込んで、これを実行する。

ビット演算処理部６は前記命令がビット演算命令である
とき、該命令を読込んで、これを実行する。

〔作　用〕

本発明のプログラマブル・コントローラにおいては、ビ
ット演算命令とマクロ命令とから構成されるラダー言語
によるプログラムの命令をメモリ２から命令識別部３へ
読出し、ここにおいてビット演算命令かマクロ命令かを
識別し、マクロ命令であるときは、マイクロプロセッサ
１に割込み要求を送り、そして該マクロ命令をマイクロ
プロセッサ１に転送し、前記の読出した命令がビット演
算命令であるときはビット演算処理部６へ送り、ピント
演算命令は該ビット演算処理部６において実行される。

こうして、ラダー言語によるプログラムを構成するビッ
ト演算命令と、マクロ命令とが、それぞれ、最も効率良
く、且つ、高速に処理されるに適したビット演算処理部
６とマイクロプロセッサ１とにおいて処理される。

〔実施例〕

第２図は本発明のプログラマブル・コントローラの実施
例の構成図である。本図において、１はＣＰＵ、２０は
マルチ・ボート・メモリ、２１はＤＲＡＭ制御部、２２
ａは高速スタティックＲＡＭ（ＳＲＡＭ）、２２ｂはス
タティックＲＡＭのインターフェイス、３０はラダー・
プログラム処理部、５１゜５２はバスである。

ＣＰＵＩは汎用のマイクロプロセッサからなり、通常は
、後述するＤＲＡＭ　２０ａから、例えばＰＡＳＣＡＬ
等の高級言語で書かれたプログラムの命令を読出して、
これを実行する。

マルチ・ボート・メモリ２０は、本発明により、プログ
ラムを格納する２ボートのＤＲＡＭ　２０ａとシリアル
・アクセス・メモリ２０ｂとからなるものである。ここ
で、シリアル・アクセス・メモリ２０ｂは、ＤＲＡＭ　
２Ｏａ内の任意の１行を単位としてＤＲＡＭ２０ａとの
間で相互にデータの転送を行ない得るもので、転送時以
外はＤＲＡＭ　２０ａと独立に動作することができるも
のである。第２図に示すようなマルチ・ボート・メモリ
２ｏはｌチップＬＳＩとして市販されており、例えば、
富士通製ＭＢ８１４６１等がある。この例ではシリアル
・アクセス・メモリ　（以下ではＳＡＭと略す）２０ｂ
は２５６ビノトの４つのシフトレジスタからなり、−回
に２５６Ｘ４ビツトのブロック単位でＤＲＡＭ　２０ａ
からのデータ転送が行なわれる。

ＤＲＡＭ制御部２１は、ダイナミックＲＡＭコントロー
ラ２４、アービタ２５、ダイナミックＲＡＭリフレッシ
ュ・タイマ２６、比較器２７、スタート・アドレス・レ
ジスタ２８、プログラム・カウンタ２９を含む部分であ
って、ＤＲＡＭ　２０ａからＣＰＵＩへのプログラムの
読出し、およびＤＲＡＭ２０ａからＳＡＭ２０ｂへのデ
ータの転送を制御する。

スタート・アドレス・レジスタ２８には、プログラマブ
ル・コントローラの動作開始時にｃＰＵｌよりバス５１
を介して、主にビット演算命令からなるラダー文で書か
れたプログラムの先頭アドレスが設定される。このスタ
ート・アドレスはプログラム・カウンタ２９にプリセッ
トされ、プログラム・カウンタ２９は、これをグイナミ
７りＲＡＭコントローラ（以下ではＤＲＡＭＣと略す）
２４へ送ると共に、所定時間毎に該アドレスをインクリ
メントする。比較器２７は前記プログラム・カウンタ２
９の出力アドレスが２５６ビツトの倍数になる毎にこれ
を検出して、アービタ２５に対してＤＲＡＭ　２０ａの
１行（２５６ビツト）分のデータをＳＡＭ２０ｂへ転送
させるための要求を送る。

ダイナミックＲＡＭリフレッシュ・タイマ２６は通常の
ＤＲＡＭのりフレッシュ動作を行なわせるものである。

アービタ２５は前記比較器２７、ダイナミックＲＡＭリ
フレッシュ・タイ２６、およびＣＰＵ　１からのＤＲＡ
Ｍ　２０ａへのアクセス要求を調停して、３者のうちで
使用権を獲得したものの要求をＤＲＡＭＣ２４へ伝達す
る。

ＤＲＡＭＣ２４は、アービタ２５の出力に基いて、ＤＲ
ＡＭ　２０ａからＣＰＵＩへのプログラム読出し、ＤＲ
ＡＭ　２０ａからＳＡＭ２０ｂへのプログラム転送、あ
るいはＤＲＡＭ　２Ｑａのリフレッシュ動作のいずれか
を行なわせるように制御する。

ＳＡＭ２０ｂを構成する４つのシフトレジスタ２０ｂか
らは、前記のプログラム・カウンタ２９におけるカウン
ト動作と同期する読出しクロック信号に同期して前述の
ラダー文による命令が読出され、ラダー・プログラム処
理部３０へ入力される。

ラダー・プログラム処理部３０は、ピント演算プロセッ
サ３１、フェッチ・ユニット３２、およびマクロ・コマ
ンド・レジスタ３３からなる。

前記ＳＡＭ２０ｂより読出されたラダー文による命令は
、まずフェッチ・ユニット３２に入力される。一般にラ
ダー文は、主にビット演算命令からなるが、それに加え
て、複雑な処理や、制御を行わせるためのマクロ命令を
も含んでいる。このマクロ命令はビット演算プロセッサ
（以下ではＢＰＵと略す）３１では処理できないので、
フェッチ・ユニット３２においてビット演算命令とマク
ロ命令とを判別し、ビット演算命令はＢＰＵ３１へ入力
し、他方、マクロ命令は一旦マクロ・コマンド・レジス
タ３３に保持すると共に、ＣＰＵＩに対して割込み要求
を送る。ＣＰＵ　１は、この割込み要求を受けると、Ｃ
ＰＵＩが独立に行なっていた高級言語によるプログラム
の実行を中断して、マクロ・コマンド・レジスタ３３に
保持されたマクロ命令を読込んで、これを実行する。

ＢＰＵ３１は、フェッチ・ユニット３２から送られたビ
ット演算命令を読込むと、必要なデータは、ＳＲＡＭイ
ンターフェイス２２ｂを介して高速ＳＲＡＭ２２ａから
読込んで、演算を実行し、結果を再び該高速ＳＲＡＭ　
２２ａへ書込む。

第３図は前記ＤＲＡＭ　２０ａ内に格納されるプログラ
ムの構成例の概略を示すものである。本図において、Ａ
で示される部分がラダー文によるプログラムであって、
ビット演算命令の連続とマクロ命令とからなり、前述の
ＳＡＭ２０ｂを経て、フェッチ・ユニット３２に読込ま
れる部分である。Ｂで示される部分には、後述するよう
に、汎用マイクロプロセッサからなるＣＰＵ１が割込み
を受付けてマクロ命令を実行する際に用いるマクロ命令
のサブルーチン群が格納されている。Ｃで示される部分
が、ｃｐｕｉが通常読込んで実行するプログラムが格納
されている部分であって、例えばＰＡＳＣＡＬ等の高級
言語で記述されたプログラムが存在する。

第４Ａ図および第４Ｂ図は、それぞれ、第３図のＡの部
分に記述される、ビット演算命令およびマクロ命令のフ
ォーマットを示す図である。どちらのフォーマットも、
上段１６ビツト、下段１６ビツトの計３２ビットの幅を
有している。両フォーマットの上段の左端のビット（先
頭ビット）には、命令がビット演算命令のときは“０”
、マクロ命令のときには“１゛の値を記す。前述の、第
２図のフェッチ・ユニット３２においては、シリアル・
アクセス・メモリ　（ＳＡＭ）２０ｂから３２ビツトか
らなる命令を読込むと、上記の先頭ビットの内容によっ
て、該命令がビット演算命令であるか、あるいはマクロ
命令であるかを識別し、該命令の残り３１ビツトの役割
を、それぞれ第４Ａ図および第４Ｂ図に示されているよ
うに定める。このことは、上記先頭ビットを制御入力と
するデマルチプレクサとしての構成により実現される。

つまり、該先頭ビットの値に応じて、残り３１ビツトを
、ビット演算命令の場合、あるいはマクロ命令の場合に
接続されるべきラインに接続する。

第４Ａ図のビット演算命令のフォーマットにおいて、上
段のＬＦＵＮＣ，ＮＥＧＯ，ＮＥＧｌ、　ＡＳＥＬ、　
５ＳＥＬ。

５ＦＵＮＣ，ＲＡＭ０およびＲＡＭＩは、第２図のビッ
ト演算プロセッサ３１における演算実行を制御するもの
であって、これらの働きについては後述する。

第４Ａ図の下段の１６ビツトおよび上段右端の１ビツト
からなる計１７ビノトのビット・アドレスは、前述のビ
ット演算プロセッサ（ＢＰＵ）３１において用いられる
データの、高速ＳＲＡＭ　２２ａにおけるアドレスを示
すものであり、第２図のＳＲＡＭインターフェイス２２
ｂに入力される。

第４Ｂ図のマクロ命令のフォーマットにおいて、ＩＲＱ
は、ＣＰＵＩに対してマクロ命令実行のための割込み要
求信号を送るためのものであり、この信号はＩＲＱが“
１”であることによって送られる。ＳＴＰは、これが“
１”のとき、第２図のビット演算プロセッサ３１を停止
させるものである。なお、ビット演算プロセッサ３１の
スタートはＣＰＵ　ｌの起動による。ＪＭＰ、ＣＯＭお
よびＮＥＧＯの役割については後述する。第４Ｂ図の下
段の１６ビツトからなる“マクロ魚”は、そのマクロ命
令の種類を示すもので、第４Ｂ図のフォーマットのＳＥ
Ｔのビットが“１”のとき、該マクロ魚は第２図のマク
ロ・コマンド・レジスタ３３にセ−／　トされる。そし
て、前記の割込み要求を受付けたＣＰＵＩは、このマク
ロ隘を読込んで、前述の第３図のＢの領域に格納された
サブルーチン群の中の、該マクロ隨に対応するサブルー
チンを用いて、該マクロ命令を実行する。

第５図は第２図のビット演算プロセッサ３１の構成図で
ある。本図において、３４．４４はＥＯＲ回路、３５は
ビット論理演算ユニット（以下ではＢＬＵと略す）、３
６．３８はセレクタ、３７はビット・７キユームレータ
（以下ではＢＡＣＣと略す）、３９はスタック、４０．
４３．４５．４７はＡＮＤ回路、４１４６はＤフリップ
・フロップ回路、４２はインバータである。第５図の構
成に対する外部からの入力として示されているもののう
ち、ＢＩＮは、第２図の高速ＳＲＡＭ　２２ａから、前
述（第４Ａ図）のビット演算命令フォーマット中のビッ
ト・アドレスによって指定されたビットの内容が読出さ
れたものである。その他のＲＡ旧、　ＮＥＧＩ、　ＬＦ
ＵＮＣ，ＡＳＥＬ。

ＮＥＧＯ，５ＳＥＬ、　５ＦＵＮＣ，ＣＯＭ、　ＪＯＭ
Ｐは、前述（第４Ａ図および第４Ｂ図）のピント演算命
令、あるいはマクロ命令に示されたビットの内容が入力
されるものである。また、ＢＯＵＴはビット演算プロセ
ッサ（ＢＰＵ）３１の出力である。

第５図においてＡＮＤ回路４７に入力されるＲＡＭＩは
第４Ａ図に示されるＲＡＭ０と共に高速ＳＲＡＭ　２２
　ａに対するアクセスを規定するもので、（ＲＡＭＯ，
ＲＡ旧）が（０，０）のときは、ＮＯ０ＰＥＲＡＴＩＯ
Ｎ。

（０，１）のときはＳＲＡＭからの読出し、（Ｌ　ｌ）
のときはＳＲＡＭへの書込みを規定する。（ＲＡＭＯ。

ＲＡＭＩ）　＝　（０，１）のときはＡＮＤ回路４７が
開となって、入力データＢＩＮが入力される。次のＥＯ
Ｒ回路３４におけるＮＥＧＩは、ラダー言語における“
ＲＤ″命令（入力データをそのままＢＡＣＣ３７にセッ
トする）と“ＲＤ、ＮＯＴ”命令（入力データを反転し
てＢＡＣＣ３７にセットする）とに対応し、”ＲＤ”命
令に対してはＮＥＧＩ　＝“０”であってＥＯＲ回路３
４の出力はＢＩＮに等しく＠ＲＤ、ＮＯＴ”命令に対し
てはＮＥＧＩ　＝“１″となって、ＥＯＲ回路３４の出
力はＢＩＮを反転したものとなる。

ビット論理演算ユニット（ＢＬＵ）３１は第４Ａ図のフ
ォーマット中のＬＦＵＮＣのコードによって制御され、
第６図に例示するような機能を実現するように構成され
た論理回路である。ＢＬＵ３５は３つの入力端を有し、
それぞれにＮＥＧＩ■ＢＩＮ（ＥＯＲ回路３４の出力）
　、ＡＣＣ（ＢＡＣ：Ｃ３７の出力）、そしてＴ　ＯＳ
　（Ｔｏｐ　ｏｆ　５ｔａｃｋ　、スタック３９の先頭
ビットからの出力）が印加される。

セレクタ３６はＥＯＲ回路３４からの出力、あるいはＢ
ＬＵ３５の出力のいずれかを選択するもので、第４Ａ図
のフォーマットのＡＳＥＬのビットの内容によって制御
される。

ピント・アキュームレータ（ＢＡＣＣ）　　３７　ハ、
セレクタ３６の出力を一旦保持するもので、入力側に印
加された内容はクロックに同期してセットされる。

セレクタ３８はＢＬＵ３５の出力、あるいはＢＡＣＣ３
７の出力のいずれかを選択するもので、第４Ａ図のフォ
ーマットの５ＳＥＬのビー／　トの内容によって制御さ
れる。

スタックは、言わゆるＬＩＦＯ（Ｌａｓｔ　Ｉｎ　Ｆｉ
ｒｓｔＯｕｔ）メモリであって、第４Ａ図のフォーマッ
ト中の５ＦＵＮＣのコードによって、ＰＵＳＩＩ　（入
力データがＴＯ３に書込まれ、それ以前のスタックのデ
ータは１ビ・７ト右ヘシフトされる）、ＰＯＰ（スタッ
クのビットのデータは１ビツト左ヘシフトされる）、Ａ
ＣＣ（ＴＯ３のビットのみが入力データにＷ　ｔＡえら
れる）、あるいは）ＩＯＬＤ　（スタックの内容は変化
しない）等の動作を行なうように制御される。

ＴＯ３の出力は、第７図にも示されているように、ＢＬ
Ｕ３５に入力される。

また、ラダー文によるプログラムにおいて、マクロ命令
を実行するための条件（制御条件）が、ビット演算命令
によって記述されているような場合には、これらの条件
は、このスタック３９の各ビットに順に書込まれた後、
ＢＡＣＣ３７の内容ＡＣＣと共に第２図のデータバスを
介してパラレルにＣＰＵ１へ転送される。ＣＰＵＩは、
該制御条件を満すかどうか判断した後、マクロ命令を実
行する。第７図は、上記のような制御条件付のマクロ命
令を示すラダー・ダイヤフラムの一例を示すものであり
、第８図は第７図のラダー・ダイヤフラムに対応するラ
ダー言語によるプログラムを示し、第９図は第８図の各
ステップにおけるＢＡＣＣ３７および、スタック３９に
おける関係するビットの内容を示すものである。

ビット演算命令による演算の出力は、ＢＡＣＣ３７から
ＡＮＤ回路４３を介してＥＯＲ回路４４の出力ＢＯＵＴ
として得られる。ＡＮＤ回路４３の一方の入力、すなわ
ち、インバータ４２の出力は、後述するように、通常の
ビット演算時は単に“１”であってＢＡＣＣ３７の出力
はスルーとなる。ＥＯＲ回路４４は、ラダー言語のビッ
ト演算命令のうち、′″ＷＲＴ”命令（ＢＡＣＣ３７の
出力をそのまま高速ＳＲＡＭ　２２ａに書込む）、およ
び”ＷＲＴ、　ＮＯＴ”命令（ＢＡＣＣ３７の出力を反
転して高速ＳＲＡＭ　２２ａに書込む）に対応して設け
られたものであり、第４Ａ図のビット演算命令のフォー
マット中のＮＥＧＯのビットが“０”のときは、“ＷＲ
Ｔ”命令に、”ｌ”のときは“ＨＲＴ、　ＮＯＴ“命令
に対応する。

第５図の２つのＤフリップフロップ回路４１および４６
は第４Ｂ図のマクロ命令の実行の際にのみ動作するもの
である。

第５図のＤフリップフロップ回路４１のエツジ・トリガ
入力端には第４Ｂ図のマクロ命令のフォーマット中のＣ
ＯＭのビットの内容が印加されており、このビットが“
０°から１１”となるとき、同じく第４Ｂ図のフォーマ
ットのＮＥＧＯのビットが“Ｏ”ならば、コモンライン
制御命令が実行され、以下に説明するコモンライン制御
終了命令までＢＯＩＩＴを“０”とする。実際、第５図
においてＮＥＧＯ＝　”　Ｏ”のときは、ＡＮＤ回路４
３の一方の入力であるインバータ４２の出力は常にＢＡ
ＣＣ３７の出力を反転したものとなってＡＮＤ回路４３
の出力は常に“Ｏ”となり、ＮＥＧＯ−“０″によりＥ
ＯＲ回路４４の出力も常に＠０”となる。次に、コモン
ライン制御終了命令は、第４Ｂ図のフォーマントのＮＥ
ＧＯが６１″のとき、ＣＯＭＰの立上りに同期して実行
される。このとき、第５図のＡＮＤ回路４０の出力は常
に“０”となることにより、Ｄフリップフロップ回路４
１およびインバータ４２を介してＡＮＤ回路４３の一方
の入力は常に“１”となって、ＡＮＤ回路４３の出力は
常にＢＡＣＣ３７の出力に等しく、また、ＮＥＧＯ−’
　Ｏ”により、ＥＯＲ回路４４の出力ＢＯｔｌＴは常に
ＢＡＣＣ３７の出力を反転したものとなる。

第５図のＤフリップフロップ回路４６は、ジャンプ命令
の実行に関わるジャンプ・コントロール・レジスタであ
って、そのＱ出力は、第２図のフェッチ・ユニット３２
に伝達され、該Ｑ出力が“１″である間、フェッチ・ユ
ニット３２においては、前述のシリアル・アクセス・メ
モリ２０ｂから読込んだ命令を無視する。すなわち、Ｎ
。

０ＰＥｆｉＡＴＩＯＮと解釈する。

第５図のＤフリップフロップ回路４６のエツジ・トリガ
入力端には第４Ｂ図のマクロ命令のフォーマットのＪＭ
Ｐのビットの内容が印加されており、同じく第４Ｂ図の
フォーマントのＮＥＧＯのビットが“Ｏ″のとき、ＢＡ
ＣＣ３７の出力が′″１”であればＤフリップフロップ
回路４６のＤ出力は“ｌ”となって、上述のジャンプ命
令が実行される。ＢＡＣＣ３７の出力が０″のときは、
ＮＥＧＯ＝“０″でＪＭＰが“Ｏ”−“１′となっても
Ｄフリップ・フロップ回路４６のＱ出力は１１”とはな
らず、ジャンプ命令は実行されない。そして、第４Ｂ図
のマクロ命令のフォーマントのＮＥＧＯのビットが１”
のとき、ＪＭＰのビットが０″＝“ｌ”となると、Ｄフ
リ７プフロツプ回路４６のＱ出力は“１”−“０”とな
ってジャンプ終了命令が実行される。

以上、説明したように、上記の実施例においては、第２
図のフェッチ・ユニット３２において、メモリ　（ＳＡ
Ｍ）２０ｂから読出した命令がビット演算命令であるか
、あるいは、マクロ命令であるかを識別し、ビット演算
命令であるならば、これをビット演算プロセッサ３１に
て実行させ、また、マクロ命令であるならば、ＣＰＵ　
１に対して割込み要求を送ると共に、該マクロ命令の種
類を示すマクロ阻をマクロ・コマンド・レジスタ３３を
介してＣＰＵＩへ送るように構成されているので、ビッ
ト演算命令とマクロ命令とからなるラダー言語によるプ
ログラムが高速、且つ、効率良く処理実行される。

〔発明の効果〕

本発明によれば、ビット演算命令とマクロ命令とから構
成されるプログラムが高速、且つ、効率良く実行される
。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は本発明の実施例の構成図、第３図はメモリ中のプログラム構成例を示す図、第４Ａ
図はビット演算命令のフォーマットの図、第４Ｂ図はマ
クロ命令のフォーマットの図、第５図は第２図のビット
演算プロセッサ３１の構成図、第６図は第５図のビット論理演算ユニット３５の機能説
明図、第７図は制御条件付のマクロ命令を示すラダー・ダイヤ
フラムの１例を示す図、第８図は第７図のラダー・ダイヤフラムに対応するプロ
グラム・コーディングの図、そして、第９図は第８図の
各ステップにおけるＢＡＣＣおよびスタックの内容を示
す図である。（符号の説明）１・・・マイクロプロセッサ、２・・・メモリ、３・・・命令識別部、４・・・割込み制御部、５・・・マクロ命令転送部、６・・・ビット演算処理部、２０・・・マルチ・ポート・メモリ、２０　ａ　　−２ポー　ト　［１１２４Ｍ　　、２０ｂ
・・・シリアル・アクセス・メモリ、２１・・・ＤＲＡ
Ｍ制御部、２２ａ・・・高速スタティクＲＡＭ、２２ｂ・・・ＳＲＡＭインターフェイス、２４・・・ダ
イナミックＲＡＭコントローラ、２５・・・アービタ、２６・・・ダイナミックＲＡＭリフレッシュ・タイマ、
２７・・・比較器、２８・・・スタート・アドレス・レジスタ、２９・・・
プログラム・カウンタ、３０・・・ラダー・プログラム処理部、３１・・・ビッ
ト演算プロセッサ、３２・・・フェッチ・ユニット、３３・・・マクロ・コマンド・レジスタ、３５・・・ビ
ット論理演算ユニット、３７・・・ビット・アキュームレータ、３９・・・スタ
ック。

Claims

【特許請求の範囲】１、ビット演算命令と、該ビット演算命令より複雑な処
理に対応するマクロ命令とからなるプログラムを格納す
るメモリ（２）と、割込み要求を受けると、マクロ命令を読込んで実行する
マイクロプロセッサ（１）と、前記メモリ（２）から前記プログラムの命令を読出して
該命令がビット演算命令であるか、マクロ命令であるか
を識別する命令識別部（３）と、前記命令がマクロ命令
であるとき前記マイクロプロセッサ（１）に対して割込
み要求を送る割込み制御部（４）と、前記命令がマクロ命令であるとき該マクロ命令を前記マ
イクロプロセッサ（１）へ転送するマクロ命令転送部（
５）と、前記命令がビット演算命令であるとき該命令を読込んで
実行するビット演算処理部（６）とを備えてなることを
特徴とするプログラマブル・コントローラ。２、前記命令識別部（３）は、前記ビット演算命令とマ
クロ命令との識別を、それぞれの命令文の中の所定位置
のビットの値によって行なう特許請求の範囲第１項記載
のプログラマブル・コントローラ。３、前記ビット演算命令は、前記ビット演算処理部（６
）を制御する制御信号に対応するビットを含んでなる特
許請求の範囲第１項記載のプログラマブル・コントロー
ラ。４、前記マクロ命令は、前記割込み要求を発生するビッ
トを含んでなる特許請求の範囲第１項記載のプログラマ
ブル・コントローラ。