JPS5945504A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
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- JPS5945504A JPS5945504A JP15726282A JP15726282A JPS5945504A JP S5945504 A JPS5945504 A JP S5945504A JP 15726282 A JP15726282 A JP 15726282A JP 15726282 A JP15726282 A JP 15726282A JP S5945504 A JPS5945504 A JP S5945504A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/15—Plc structure of the system
- G05B2219/15127—Bit and word, byte oriented instructions, boolean and arithmetic operations
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はヒツト演算処理およびデータ処理を高速に実
行するシーケンス制御奨１酋に関するものである。
行するシーケンス制御奨１酋に関するものである。
従来この種の装置とし゛Ｃ第１図に示すものがあった。
図におい“Ｃ（１）は発振器、（２）はこの発振器の発
振周期毎に歩進するプログラムカウンタ、（３）はシー
ケンス制御プログラムメモリである。＋４）ハｌ＝ット
演算器であり、１５０Ｊビツト演算の一時記憶メモリで
ある。（６）は入力部であり、（１４ａ）〜Ｃ１４ｆ）
は入力端子である。（７）は出力部であり、（１５ａ）
〜（１５ｆ）は円方端子である。（８）はデータ処理を
実行する゛リード演算手段、（９）はこのリード演算手
段のシステムプログラムメモリである。（４）はプログ
ラムカウンタの出力線、Ｑｌｌはワード演算手段（８＞
（マイクロプロセッサ］のアドレスバス、（イ）はデー
タバスである。りはゲート制御線でワード演算手段の割
込力および切換ゲートｆｌｌ１ｍ〜０［有］等に接続さ
れる。
振周期毎に歩進するプログラムカウンタ、（３）はシー
ケンス制御プログラムメモリである。＋４）ハｌ＝ット
演算器であり、１５０Ｊビツト演算の一時記憶メモリで
ある。（６）は入力部であり、（１４ａ）〜Ｃ１４ｆ）
は入力端子である。（７）は出力部であり、（１５ａ）
〜（１５ｆ）は円方端子である。（８）はデータ処理を
実行する゛リード演算手段、（９）はこのリード演算手
段のシステムプログラムメモリである。（４）はプログ
ラムカウンタの出力線、Ｑｌｌはワード演算手段（８＞
（マイクロプロセッサ］のアドレスバス、（イ）はデー
タバスである。りはゲート制御線でワード演算手段の割
込力および切換ゲートｆｌｌ１ｍ〜０［有］等に接続さ
れる。
６４ ハ’７’−ト切換要求線、（ハ）はシーケンス制
御ｍ＋プログラムメモリのアドレス線、（イ）はデー・
９線である。
御ｍ＋プログラムメモリのアドレス線、（イ）はデー・
９線である。
いはビット演算器（４）への命令入力線、（ハ）はヒツ
ト演算器（４）かｌら・出力さｎ〃一時記憶メモリのア
ドレス指定線、翰は入力情報、出力情報、演算情報を一
時的に記憶する一時記憶メｅ ＩＪ ＋５）のアドレス
線である。（至）は一時記憶メモリのデータ線であり、
ｃ３υはビット演算器（４）からのデータ線である。Ｑ
ｌは第１のアドレス切換器であり、プログラムカウンタ
出力と゛７−ド＠算隊段（８）のアドレスバスを切換エ
ル。Ｑυは第１のデータ切換器であり、シーケンス制御
プログラムメモリ（３）、のデータ線をワード演算手段
（８）のデータバス、又はビット演算手段（４）に接続
する。（１のは第２のアドレスハパ切換器であり、ビッ
ト演？ゴ器（４）からのアドレス指定線（滲および１ク
一ド演美手段（８）のアドレスバスを切換よる、０［有
］は第２のデータ切換器であり、ヒツト演算の一時記憶
メモリのデータ線をビット演算器（ツ）又はワード演算
手段（３）のデータバスへ切換える。第２図は第１図の
動作ｆＪ ｔＪｌのためのプログラム例、第８図はＪｈ
作々・イミング図である。飴２ ＩＱ （４ｏａ ）は
第１フチツブ目の命令語であり、ヒツト演↑７命令が入
つＣいる。（４０ｃ ）は第８ステツプ目の命令語であ
り、！フードｒｒＩ算命令が入っている。（４０ｈ）け
一連のプログラム例 ｈＩ）Ｌｊビット４ｙ＞器（４）の４１ｂ作タイミング
を示すもので°°Ｉ７−”の＋ｔ１１間に命令語がシー
ケンス制御プログラムメモリ（３）よりヒツトＫ ｎ
ＰＡ４ （４１にｈりられＩＩ Ｈ１１の期間にビット
演算が実行される。（＋３はリード清算時のメモリアク
セスのクイεジグを示すものである。
ト演算器（４）かｌら・出力さｎ〃一時記憶メモリのア
ドレス指定線、翰は入力情報、出力情報、演算情報を一
時的に記憶する一時記憶メｅ ＩＪ ＋５）のアドレス
線である。（至）は一時記憶メモリのデータ線であり、
ｃ３υはビット演算器（４）からのデータ線である。Ｑ
ｌは第１のアドレス切換器であり、プログラムカウンタ
出力と゛７−ド＠算隊段（８）のアドレスバスを切換エ
ル。Ｑυは第１のデータ切換器であり、シーケンス制御
プログラムメモリ（３）、のデータ線をワード演算手段
（８）のデータバス、又はビット演算手段（４）に接続
する。（１のは第２のアドレスハパ切換器であり、ビッ
ト演？ゴ器（４）からのアドレス指定線（滲および１ク
一ド演美手段（８）のアドレスバスを切換よる、０［有
］は第２のデータ切換器であり、ヒツト演算の一時記憶
メモリのデータ線をビット演算器（ツ）又はワード演算
手段（３）のデータバスへ切換える。第２図は第１図の
動作ｆＪ ｔＪｌのためのプログラム例、第８図はＪｈ
作々・イミング図である。飴２ ＩＱ （４ｏａ ）は
第１フチツブ目の命令語であり、ヒツト演↑７命令が入
つＣいる。（４０ｃ ）は第８ステツプ目の命令語であ
り、！フードｒｒＩ算命令が入っている。（４０ｈ）け
一連のプログラム例 ｈＩ）Ｌｊビット４ｙ＞器（４）の４１ｂ作タイミング
を示すもので°°Ｉ７−”の＋ｔ１１間に命令語がシー
ケンス制御プログラムメモリ（３）よりヒツトＫ ｎ
ＰＡ４ （４１にｈりられＩＩ Ｈ１１の期間にビット
演算が実行される。（＋３はリード清算時のメモリアク
セスのクイεジグを示すものである。
次に動ｆ′「に一ついＣ説明する。発振器（１）（こ十
っζ出力、されｔニ一定固波数信゛弓はプログラムカウ
ンタｆ２）を歩進させる。ブログラトカウン々（２）の
各段の出力線は第１のアドレス切換器（１（車を経°Ｃ
１シーケンス制御プログラムメモリ（３）のアドレスを
プログラムカウンタ（２）の歩道に従って一番地毎に増
加させ、シーケンス制御ブロクラムメモリ（３）のデー
タ線にシーケンス制仰プ１フグラムメモリ（３）の記憶
内容を遂次読み出させろ。シー）１ンス制御プτコクラ
ムメモリ（３）の記憶内容は、第２図輪に示すご々くビ
ット演算命令とり一ト演鉋命令が混在し′Ｃおり、これ
らの命令コードはｆ？１のデータ切換器０υを経由しで
、ヒツト演算器（４）に与えられる。第２図の例では（
４０ａ）のｇ）名コードが月λらｆｔろのは９イミング
（ｌりの（Ｉ Ｉ”期間であり、ゞＨ”の期間には入ソ
゛１端子（【■および入力部（６）を経て、リード演算
手段（８）によつ°Ｃ読み込まれ、あらかじめ一時へ１
２憧メ壬す（５）に艮込まれた入力情報１ｉ４′ｌ、お
よび一時Ｗｊ憶メモリ（５）の中の出力情報間、等のビ
ット演算が実行六れる。次にプログラムカウンタ（２）
が歩進し、て命令（４０ｂ）がビット演算配り（４）に
与えられる。と同様に”ｆ 記ｔｔ−ｔメモリ（５）に
古仏■１才じＣいる内容とビ・ソト演算器（４）の内部
の演算結果との間で演算が実行されろ。
っζ出力、されｔニ一定固波数信゛弓はプログラムカウ
ンタｆ２）を歩進させる。ブログラトカウン々（２）の
各段の出力線は第１のアドレス切換器（１（車を経°Ｃ
１シーケンス制御プログラムメモリ（３）のアドレスを
プログラムカウンタ（２）の歩道に従って一番地毎に増
加させ、シーケンス制御ブロクラムメモリ（３）のデー
タ線にシーケンス制仰プ１フグラムメモリ（３）の記憶
内容を遂次読み出させろ。シー）１ンス制御プτコクラ
ムメモリ（３）の記憶内容は、第２図輪に示すご々くビ
ット演算命令とり一ト演鉋命令が混在し′Ｃおり、これ
らの命令コードはｆ？１のデータ切換器０υを経由しで
、ヒツト演算器（４）に与えられる。第２図の例では（
４０ａ）のｇ）名コードが月λらｆｔろのは９イミング
（ｌりの（Ｉ Ｉ”期間であり、ゞＨ”の期間には入ソ
゛１端子（【■および入力部（６）を経て、リード演算
手段（８）によつ°Ｃ読み込まれ、あらかじめ一時へ１
２憧メ壬す（５）に艮込まれた入力情報１ｉ４′ｌ、お
よび一時Ｗｊ憶メモリ（５）の中の出力情報間、等のビ
ット演算が実行六れる。次にプログラムカウンタ（２）
が歩進し、て命令（４０ｂ）がビット演算配り（４）に
与えられる。と同様に”ｆ 記ｔｔ−ｔメモリ（５）に
古仏■１才じＣいる内容とビ・ソト演算器（４）の内部
の演算結果との間で演算が実行されろ。
次ノブロン“ラムカウンタの歩進によっｒ（４０ｃ）の
１７−ド演算命令コードがシーク゛ンス＠制御プログラ
ムメモリ（３）からａυをＰＣヒツト＠切器ｔ４）へ与
えられる。ビット演算器（４）では命令コードが１フー
ド演算であることを検９■１シゲート制４・１１線のに
より、す・−ド演算手段（８）に割１ムむ、と同Ｂｔｒ
にリード演算検知線は発振器（１）および切換器ｆｌｌ
、 ｆｌυ、 １１２ 、 ＩＩ埠を；ｈ制御し、シ
ーケンス１ｉｌｌ 徂１１ フログラムメモリ（３）ト
リード演算手段（８）、および−師記やメモリ（５）と
・７−ド演や・モ吸（８）とを接続する１、そしこり−
ド演算手ヒψ（８）は第３図３壕で示されるウイミンゲ
でメモリをアクセスする。この間ビット演算は完全に体
１ヒしＣいぬ５、ワード演算が完ｒし、た時百でノｒ−
トＱ１換要求膿シ→により、ビット演算器イ４）はｂ−
ト制御線（ｊ１９を解除し、ビット演算のたＶ）発振器
（１）を再起帥（７ゲート（１１、（Ｉυ、 ０２１．
Ｃ７０をもとの状態に復帰させ、ビット演算を再開す
る。
１７−ド演算命令コードがシーク゛ンス＠制御プログラ
ムメモリ（３）からａυをＰＣヒツト＠切器ｔ４）へ与
えられる。ビット演算器（４）では命令コードが１フー
ド演算であることを検９■１シゲート制４・１１線のに
より、す・−ド演算手段（８）に割１ムむ、と同Ｂｔｒ
にリード演算検知線は発振器（１）および切換器ｆｌｌ
、 ｆｌυ、 １１２ 、 ＩＩ埠を；ｈ制御し、シ
ーケンス１ｉｌｌ 徂１１ フログラムメモリ（３）ト
リード演算手段（８）、および−師記やメモリ（５）と
・７−ド演や・モ吸（８）とを接続する１、そしこり−
ド演算手ヒψ（８）は第３図３壕で示されるウイミンゲ
でメモリをアクセスする。この間ビット演算は完全に体
１ヒしＣいぬ５、ワード演算が完ｒし、た時百でノｒ−
トＱ１換要求膿シ→により、ビット演算器イ４）はｂ−
ト制御線（ｊ１９を解除し、ビット演算のたＶ）発振器
（１）を再起帥（７ゲート（１１、（Ｉυ、 ０２１．
Ｃ７０をもとの状態に復帰させ、ビット演算を再開す
る。
シーケンス制御プログラム例ムに特定の命令コードが入
つ′Ｃいるかを膣べるモニタリングの場合＋、１、リー
ド演算手段（８）からケート切換要１２線？４１こイ言
号を出しゲート制御線（イ）により、ビット演算を停［
１させ、シーケンス制御プログラムメモＩＪ （３）
（Ｉｆ、）アドレス線をワード演算手段（８）のアドレ
スノくスＱ１）、デークバス（ハ）に接続する。
つ′Ｃいるかを膣べるモニタリングの場合＋、１、リー
ド演算手段（８）からケート切換要１２線？４１こイ言
号を出しゲート制御線（イ）により、ビット演算を停［
１させ、シーケンス制御プログラムメモＩＪ （３）
（Ｉｆ、）アドレス線をワード演算手段（８）のアドレ
スノくスＱ１）、デークバス（ハ）に接続する。
そし′Ｃ特定の命令コードが、シーケンス制宿１プログ
ラムメモリ（３）Ｉこ入つ′Ｃいるか、シーケンスプロ
グラムメモリ（３）を遂次続出し°Ｃ命令コードの昭合
を実施する。そし、′Ｃ特定の命令コードが発見出来れ
ば、ゲート切換要求線１２４に信号を出Ｌ７、ゲート制
判絆翰により、発振器（１）の動作およびゲー１１０゜
（１Ｉｌ 、 ｆ＋２．、 Ｑ埠の切換えを元にもと【
７°Ｃヒ゛ソト演算を再開する。
ラムメモリ（３）Ｉこ入つ′Ｃいるか、シーケンスプロ
グラムメモリ（３）を遂次続出し°Ｃ命令コードの昭合
を実施する。そし、′Ｃ特定の命令コードが発見出来れ
ば、ゲート切換要求線１２４に信号を出Ｌ７、ゲート制
判絆翰により、発振器（１）の動作およびゲー１１０゜
（１Ｉｌ 、 ｆ＋２．、 Ｑ埠の切換えを元にもと【
７°Ｃヒ゛ソト演算を再開する。
従来のシーケンス制御装置は、以上のように措成されＣ
いるので、ワード演儂処理中はヒバノド演算を中止する
他、モニタリング時も演算を中止する必要があるので全
命令を実行するのに時間ｉ）＜力）かる等の欠点があつ
ｔ：。
いるので、ワード演儂処理中はヒバノド演算を中止する
他、モニタリング時も演算を中止する必要があるので全
命令を実行するのに時間ｉ）＜力）かる等の欠点があつ
ｔ：。
この発明は上記のような従来のものの欠点を除去中ろｔ
こめになさノしたもので、２個の力マブンンと−クリッ
プ・−′７＋コツプより＋２．る割筒１回路ｔこよ（）
、第１のカウンタでヒ・ソト演尊命令の一命令ψ￥、ｒ
完ｊ゛のタイミングを検’［１１１−、ｇ！％ ２の
カラン・夕で）・−ドｒ、ゴ算手段がメモリ全アク・レ
フするり、（Ｅ ：／グを作り、フリップ・フロップに
よりＣ両カウンクの歩４ （２４制御すること（？より
、リード演算手段が、シーケンス卸１ ＄Ｍｌ−、ｆロ
グラムメモリ、ネ、＜ −ｔ： ７．マ一時記＋＝ 、
メモリをアクセスする時の、７Ｌ１ ヒ・’／ ｌ演算
を（未１１二六４．２−、ワード演算手段がシステムブ
ロク→ノ・メＬりをアクセスする時は、ヒツト演算を実
行′するｒ、とが１＋１来るようになしモニタリング時
にリードｆＦｉ＋ ７４手段によつ゛Ｃ，ヒツト演算が
休止さ第１ろ凹ｌ１１１に最少（こし、演算周期を短く
することが出来て、シークーンス制御ｄ１１装置を押傷
することケ目的とｌ、Ｃいる１、以丁、この３←明の一
実施例を図につい°Ｃ１：免１１１１オる。第４図にお
い°Ｃ１（４はテ１のグレーコード（交番２進コード）
を発生するカウンタ、１５１）は＠）２のグレイコード
を発生するカウンタ、峻・は陀１のグレイコードカウン
タの入力ケート、１Ｍ）は多２のグレイコードカウンタ
の入力ゲート、図はビット演算タイミングデコーダであ
りカウンターの各段の出力線動を入力とし゛Ｃビット演
算のタイミングをビット演算器（４）のタイミング入力
線（６４１に出力する。−は第１のデコーダでありカウ
ンタ曽の各段の円方をデコードしフリップ・フロップ群
（財）を制御する。輪は第２のデコーダであり、カウン
ク鈴りの各段の出力をデコードし、フリップ・フロップ
群■を制御する。−は発振器（１）にょっ゛Ｃ発生され
る第１の発振パルスの出力線であり、１７Ｇは第２の発
［ｉパルスの出力線である。第１の発振パルス数は第２
の発振パルス数より高くなっＣいる。
こめになさノしたもので、２個の力マブンンと−クリッ
プ・−′７＋コツプより＋２．る割筒１回路ｔこよ（）
、第１のカウンタでヒ・ソト演尊命令の一命令ψ￥、ｒ
完ｊ゛のタイミングを検’［１１１−、ｇ！％ ２の
カラン・夕で）・−ドｒ、ゴ算手段がメモリ全アク・レ
フするり、（Ｅ ：／グを作り、フリップ・フロップに
よりＣ両カウンクの歩４ （２４制御すること（？より
、リード演算手段が、シーケンス卸１ ＄Ｍｌ−、ｆロ
グラムメモリ、ネ、＜ −ｔ： ７．マ一時記＋＝ 、
メモリをアクセスする時の、７Ｌ１ ヒ・’／ ｌ演算
を（未１１二六４．２−、ワード演算手段がシステムブ
ロク→ノ・メＬりをアクセスする時は、ヒツト演算を実
行′するｒ、とが１＋１来るようになしモニタリング時
にリードｆＦｉ＋ ７４手段によつ゛Ｃ，ヒツト演算が
休止さ第１ろ凹ｌ１１１に最少（こし、演算周期を短く
することが出来て、シークーンス制御ｄ１１装置を押傷
することケ目的とｌ、Ｃいる１、以丁、この３←明の一
実施例を図につい°Ｃ１：免１１１１オる。第４図にお
い°Ｃ１（４はテ１のグレーコード（交番２進コード）
を発生するカウンタ、１５１）は＠）２のグレイコード
を発生するカウンタ、峻・は陀１のグレイコードカウン
タの入力ケート、１Ｍ）は多２のグレイコードカウンタ
の入力ゲート、図はビット演算タイミングデコーダであ
りカウンターの各段の出力線動を入力とし゛Ｃビット演
算のタイミングをビット演算器（４）のタイミング入力
線（６４１に出力する。−は第１のデコーダでありカウ
ンタ曽の各段の円方をデコードしフリップ・フロップ群
（財）を制御する。輪は第２のデコーダであり、カウン
ク鈴りの各段の出力をデコードし、フリップ・フロップ
群■を制御する。−は発振器（１）にょっ゛Ｃ発生され
る第１の発振パルスの出力線であり、１７Ｇは第２の発
［ｉパルスの出力線である。第１の発振パルス数は第２
の発振パルス数より高くなっＣいる。
ｖｌは第１のグレイコードカウンタの入力線、１１）は
第２のグレイコードカウンタの入力線であり、鵜は第２
のグレイコードカウンタの各段の出方線テある。（財）
は第２のデコーダの出力線、（７Ｉｌはアドレスデコー
グで、ワード演算手段（８）がシーケンス制御プログラ
ムメモリ（３）または、ビット演算の一時記憶メモリ（
５）をアクセスする時のみアドレスデコーグの出力線暁
に制御信号−を発生する。
第２のグレイコードカウンタの入力線であり、鵜は第２
のグレイコードカウンタの各段の出方線テある。（財）
は第２のデコーダの出力線、（７Ｉｌはアドレスデコー
グで、ワード演算手段（８）がシーケンス制御プログラ
ムメモリ（３）または、ビット演算の一時記憶メモリ（
５）をアクセスする時のみアドレスデコーグの出力線暁
に制御信号−を発生する。
Ｆ１７１は切換器制御デコーダであり、切換器制御線日
）を制御する。−はゲート隨、呻を制御する制御線であ
る。
）を制御する。−はゲート隨、呻を制御する制御線であ
る。
第６図は第４同動作を説明するタイεレフ図である。
（５９ａ）は第１の発振パルス１」」力線噛の信＠波形
、（６２ａ）ｊ６２ｂ厚６２ｃ）は第１のグレイコード
カウンタの各段の出力線−の各段の出力波形、（６４ａ
）、（６４ｂ）はビット演算タイεングデコークｔａ＋
の出力線１４１ （Ｄ 波）しであり（６４ａ ）は、
シーケンス制硝）ブ宜コクラムメモリ（３）からのプロ
グラム読込タイεンク、（６４ｂ）はビット演算実行う
イミングである。（６５ａ ）は第１のデフ−々゛の出
力線（（ト）の波形であり（６７ａ）はアドレスデコー
ダ出力線（転）の波形で、メモリ（３）およ。
、（６２ａ）ｊ６２ｂ厚６２ｃ）は第１のグレイコード
カウンタの各段の出力線−の各段の出力波形、（６４ａ
）、（６４ｂ）はビット演算タイεングデコークｔａ＋
の出力線１４１ （Ｄ 波）しであり（６４ａ ）は、
シーケンス制硝）ブ宜コクラムメモリ（３）からのプロ
グラム読込タイεンク、（６４ｂ）はビット演算実行う
イミングである。（６５ａ ）は第１のデフ−々゛の出
力線（（ト）の波形であり（６７ａ）はアドレスデコー
ダ出力線（転）の波形で、メモリ（３）およ。
び（５）に対してアクセス要求があＩＬば波形（６７ａ
）はＴｔＨ”となる。（６８ａ）、（６８ｂ）、（６
８ｃ）は第２のグレーコードを発生するカウンタメ１）
の各段の出力であ１）、（６８ａ）はデコーダ藺の出力
で、これにより切換器！１０ 、 ＣＩ＋） 、 ＋ｔ
ｇ 、 ａａを制’ｅｆ＋ｊ シ、ｉ／ −’ｆ ：／
’Ｘ 制御’ｉｌｌ フｒ’Ｊ クラムメモリ（３）
または一時記憶メでり（５）のアドレスバス、およびデ
ータバスをワード演算手段（８）に接続する。（６６ａ
）は第２のデコーシ゛の出力線田の波形でありフリップ
・フロップ！！￥−を１セツトし、ビット演算手段とシ
ーケンス制御プログラムメモ’Ｊ （３） 、および一
時記憶メＥ ＩＪ ｆ５Ｊを接続する。
）はＴｔＨ”となる。（６８ａ）、（６８ｂ）、（６
８ｃ）は第２のグレーコードを発生するカウンタメ１）
の各段の出力であ１）、（６８ａ）はデコーダ藺の出力
で、これにより切換器！１０ 、 ＣＩ＋） 、 ＋ｔ
ｇ 、 ａａを制’ｅｆ＋ｊ シ、ｉ／ −’ｆ ：／
’Ｘ 制御’ｉｌｌ フｒ’Ｊ クラムメモリ（３）
または一時記憶メでり（５）のアドレスバス、およびデ
ータバスをワード演算手段（８）に接続する。（６６ａ
）は第２のデコーシ゛の出力線田の波形でありフリップ
・フロップ！！￥−を１セツトし、ビット演算手段とシ
ーケンス制御プログラムメモ’Ｊ （３） 、および一
時記憶メＥ ＩＪ ｆ５Ｊを接続する。
次に動作についＣ説明する。
発振器（１）によつ゛Ｃ出力された一定周波数信号は、
プログラムカウンタ（２）と第１のグレイコードカウン
タ輪Ｏ・入力ゲー１−１２に与えられる。第１の発振パ
ルス出力線−に与えられる周波数は、第２発振パルス出
力線Ｑ１に与えられる周波数に比べ゛Ｃ本例では４倍程
度高い。最初はα１．圓、（２）、＠専の切換器は、ビ
ット演算側になつ′Ｃおり、プログラムカウンタ（２）
の各段の出力は第１のアドレス切換器ｏｎ ヲｉ 由し
°Ｃシーケンス制御プログラムメモリ（３）のアドレス
線を駆動し、シーケンス制御プログラムのデータが切換
器０υを経由し′Ｃ１ビット演算器（４）に与えられる
。−万ゲート’６２を経由しｒｌｌの発振パルスはグレ
イコードカウンターに与えられ（６２ａ）、（６２ｂ）
、（６２ｃ）のような波形をカウンタの各段（こ午ｆる
。ビット演算タイミンンーラコーシ゛佑１）は（６４ａ
） 、（６４ｂ ）のような夕・（シング信シ）を発
生し、（６４ａ）のタイミングでシーケンス制御プログ
ラムから命令コードを読取り、（６４ｂＪのタイミング
でヒツト演算を実行する。今仮ｌとシーケンス制御プロ
グラムの内容を続出イか、又は一時記憶メモ・ｊに１１
を込まｌｔＣいる人、出力情報を続出すモニ・り」ング
の要求が生じた場合、ワードに算手段（８）は、シーケ
ンス制御プログラムメモリ（３）また１」一時記憶メモ
リ１５） ヲアクセスするためのアト１／ ７．什１月
をアドレスバスＱυに送出する。アドレステコーク゛ｒ
／Ｉ＋は１．１（力に、硬に（６７ａ）のような波形の
一号を出す、、（６７ａ）の信号がｕＨ”であり、かつ
（６５ａ）の信号が′Ｈ”である時にフリップ・フロツ
プハｆ（ハ））は制御１１されゲート制御線輪９を”Ｌ
”にしゲート６４を閉じると同ロチにゲート關を開ける
。これにより第２のブレ・ｆコ・−ドカウンタ１５＋１
の注進が開始され、テコーシの１の出力Ｃ列に（６８ａ
）のようなパルスを送出しこのＩ？ｌ、 １７．７ｐ＜
ｇ４（Ｉ＋１ 、 ＣＩ＋＞ 、 Ｉ’ｌ■、０３はシ
ーケンス制御プログラムメモリ（３）および一時記憶メ
モリ（５）のアドレス線およびデータ線をワード演算手
段（８）のアドレスノくスＱ◇、およびデータバス（イ
）に接続しリード演算手段（８）によつ゛Ｃ１上記メモ
リの読出しが実行される。
プログラムカウンタ（２）と第１のグレイコードカウン
タ輪Ｏ・入力ゲー１−１２に与えられる。第１の発振パ
ルス出力線−に与えられる周波数は、第２発振パルス出
力線Ｑ１に与えられる周波数に比べ゛Ｃ本例では４倍程
度高い。最初はα１．圓、（２）、＠専の切換器は、ビ
ット演算側になつ′Ｃおり、プログラムカウンタ（２）
の各段の出力は第１のアドレス切換器ｏｎ ヲｉ 由し
°Ｃシーケンス制御プログラムメモリ（３）のアドレス
線を駆動し、シーケンス制御プログラムのデータが切換
器０υを経由し′Ｃ１ビット演算器（４）に与えられる
。−万ゲート’６２を経由しｒｌｌの発振パルスはグレ
イコードカウンターに与えられ（６２ａ）、（６２ｂ）
、（６２ｃ）のような波形をカウンタの各段（こ午ｆる
。ビット演算タイミンンーラコーシ゛佑１）は（６４ａ
） 、（６４ｂ ）のような夕・（シング信シ）を発
生し、（６４ａ）のタイミングでシーケンス制御プログ
ラムから命令コードを読取り、（６４ｂＪのタイミング
でヒツト演算を実行する。今仮ｌとシーケンス制御プロ
グラムの内容を続出イか、又は一時記憶メモ・ｊに１１
を込まｌｔＣいる人、出力情報を続出すモニ・り」ング
の要求が生じた場合、ワードに算手段（８）は、シーケ
ンス制御プログラムメモリ（３）また１」一時記憶メモ
リ１５） ヲアクセスするためのアト１／ ７．什１月
をアドレスバスＱυに送出する。アドレステコーク゛ｒ
／Ｉ＋は１．１（力に、硬に（６７ａ）のような波形の
一号を出す、、（６７ａ）の信号がｕＨ”であり、かつ
（６５ａ）の信号が′Ｈ”である時にフリップ・フロツ
プハｆ（ハ））は制御１１されゲート制御線輪９を”Ｌ
”にしゲート６４を閉じると同ロチにゲート關を開ける
。これにより第２のブレ・ｆコ・−ドカウンタ１５＋１
の注進が開始され、テコーシの１の出力Ｃ列に（６８ａ
）のようなパルスを送出しこのＩ？ｌ、 １７．７ｐ＜
ｇ４（Ｉ＋１ 、 ＣＩ＋＞ 、 Ｉ’ｌ■、０３はシ
ーケンス制御プログラムメモリ（３）および一時記憶メ
モリ（５）のアドレス線およびデータ線をワード演算手
段（８）のアドレスノくスＱ◇、およびデータバス（イ
）に接続しリード演算手段（８）によつ゛Ｃ１上記メモ
リの読出しが実行される。
読出し実行の終了は第２のデコーダ馳によって検知され
（６６ａ）のパルスをフリップ・フロップ群−に送出し
、關を初期状態とし＠１のグレイコードのカウンタωの
歩道を再開する。１フード演算命令コードがビット演′
Ｆ：Ｌ器（４）で検知された場合ゲート側［１りによつ
゛Ｃ１プログラムカウンシ（２）の歩進を伴出し、切換
器Ｑｌ 、 ＋１１） 、 ＋ｔ■、α１を制御し、１
７一ド演算手段（８）が、シーケンス制御プログラムメ
モリ（３）をアクセス出来るようにし、リード演算命令
のパラメータを読み取りワード演算を実行する。
（６６ａ）のパルスをフリップ・フロップ群−に送出し
、關を初期状態とし＠１のグレイコードのカウンタωの
歩道を再開する。１フード演算命令コードがビット演′
Ｆ：Ｌ器（４）で検知された場合ゲート側［１りによつ
゛Ｃ１プログラムカウンシ（２）の歩進を伴出し、切換
器Ｑｌ 、 ＋１１） 、 ＋ｔ■、α１を制御し、１
７一ド演算手段（８）が、シーケンス制御プログラムメ
モリ（３）をアクセス出来るようにし、リード演算命令
のパラメータを読み取りワード演算を実行する。
こめ時ワード演算の埋類を判定し、次のステップのビッ
ト演算を起動し“Ｃも良い場合は、ゲート切換え要求線
（ハ）に、ビット演算起動（言号を送出し、切換器（ｌ
［） 、 （１１） 、 ａａ 、α場を元の状痙に切
換えビット演算を再開する。この場合は、ワード演薄と
ビット演算が並行し゛Ｃ実行される。この過程におい゛
Ｃ一時記憶メモ１月５）のデータをリード演算手段（８
）が必要となる場合は、アドレスバス＆Ｉｌに一時Ｍｔ
憶メｅすｊ５）のアドレスが送出され、アドレステコ
ータ回はこれを′検知しアドレステコーク出力糾虻）に
（６７ａ）のパルスを発生し、（６５ａ）のタイミンク
でフリップ・フロップＭｌ）８１が制御され、第１のグ
レイコード印の歩進は滲出され、第２のグレイコードを
発生するカウンタ（ＩＪｌｌの歩進が開始されＣ１タイ
ミング（６８ａ）が切換器（１０、ｕり 、 １１カ、
０壕に送出されリード演艷手段は一時記憶メモリ（５）
をアクセスすることが出来る。
ト演算を起動し“Ｃも良い場合は、ゲート切換え要求線
（ハ）に、ビット演算起動（言号を送出し、切換器（ｌ
［） 、 （１１） 、 ａａ 、α場を元の状痙に切
換えビット演算を再開する。この場合は、ワード演薄と
ビット演算が並行し゛Ｃ実行される。この過程におい゛
Ｃ一時記憶メモ１月５）のデータをリード演算手段（８
）が必要となる場合は、アドレスバス＆Ｉｌに一時Ｍｔ
憶メｅすｊ５）のアドレスが送出され、アドレステコ
ータ回はこれを′検知しアドレステコーク出力糾虻）に
（６７ａ）のパルスを発生し、（６５ａ）のタイミンク
でフリップ・フロップＭｌ）８１が制御され、第１のグ
レイコード印の歩進は滲出され、第２のグレイコードを
発生するカウンタ（ＩＪｌｌの歩進が開始されＣ１タイ
ミング（６８ａ）が切換器（１０、ｕり 、 １１カ、
０壕に送出されリード演艷手段は一時記憶メモリ（５）
をアクセスすることが出来る。
なお上記実施１例ではカウンタ（イ）およびカウレン（
聞としＣクレイコードを発生す°るカウンタを用いたも
のを示したが、カウンタψおよび１５＋１ ｔζ−粋の
２進カウンタを用いｒａｎ＜、この場合、カウンタの各
段の信号立上り、立下りの不ぞろいによる誤パルスは、
ヒツト演Ｗ器（４）の動作を同助型論理回路にすれは良
く、１記実施例と同槙・の効果を奏する。
聞としＣクレイコードを発生す°るカウンタを用いたも
のを示したが、カウンタψおよび１５＋１ ｔζ−粋の
２進カウンタを用いｒａｎ＜、この場合、カウンタの各
段の信号立上り、立下りの不ぞろいによる誤パルスは、
ヒツト演Ｗ器（４）の動作を同助型論理回路にすれは良
く、１記実施例と同槙・の効果を奏する。
以上のように、この発明によれは１７一ド演算手段が必
要な時にビット演Ｈ器のタイミング中にシリ込んで、メ
モリをアクセスするようにしたので、モニタリング機能
を実行するのに、ヒツト演算手段を最少限休止されるだ
けで良く、また、ビット演算とワード演算を並行し°Ｃ
実行することが可能であり、演算周期の短いものが得ら
れる効果があるう
要な時にビット演Ｈ器のタイミング中にシリ込んで、メ
モリをアクセスするようにしたので、モニタリング機能
を実行するのに、ヒツト演算手段を最少限休止されるだ
けで良く、また、ビット演算とワード演算を並行し°Ｃ
実行することが可能であり、演算周期の短いものが得ら
れる効果があるう
第１図は従来のシーケンス制御装置を示すブロック図、
第２図は第１図の動作説明のためのブ１コグラム例を示
す説明図、第８ｍは動作タイミング図、第４図はこの発
明の一実施例によるシーケンス制御装置を示すブロック
図、第５図は第４図の動作タイミング図である。 図中、（３）は第２の記憶手段（シーケンス制御プログ
ラムメモリ） 、＋５）は第１の記憶手段（一時記憶メ
モリ）、＋４）はビット演算手段（ビットＭ ％ ’ｉ
３ ）、（イ）は第１のカウンタ（第１のグレイコード
を発生するカウンタ）、（ｌ′ｉυは第２のカウンタ（
第２のグレイコードを発生するカウン々ン、−は第１の
デコーダ、（イ）は第２のデコーダ、陣はフリップ°フ
ロップ群である。 なお、図中、同一１・′ｒ号は同一、又は相当部分を示
す。 代理人 葛 野 信 − 第１図 第２図 ’ｔ”Ｈ” ４１支 、」１丁シ 畔 ２ ４３、−一一一−ｆヒーや「Ｌ−一一 第４図 第５図 ６３ｒ）１−「］− ６θａｌ−ｍ−」−−１−一 ６ａ 手続補正書（自発） ５８４２７ 昭和 年 月 １１ 特許庁長官殿 １、事１′１．の表示 特願昭５７−１５７２６２
号２ 発明の名称 シーケンス制御装置 ３、補正をする者 代表者片山イー、へ部 ５、補正の対象 明細内の特許請求の範囲および発明の詳細な説明の欄６
、補正の内容 （］）明細書中、「特許請求の範囲ヨを別紙の通り訂正
する。 （２）明細書をつぎのとお１）訂ｉＥする。 ２、特許請求の範囲 （１）ビット演算手段、入力情報、出力情報、演算一時
記憶情報を記憶する記憶手段、シーケンス制御プログラ
ムを記憶する第２の記憶手段、上記ビット演算手段の実
行タイミングを成牛する第１のカウンタ、データ処理を
行うワード演算手段、このワード演算手段が、上記第１
の記憶手段又は第２の記憶手段をアクセスする如くタイ
ミングを成牛ずる第２のカウンタ及び上記第１のカウン
タの出力をデコードする第１のデコーダと上記第２のカ
ウンタの出力をデコードする第２のデコーダによって制
御されるフリップ・フロップ群を備え、上記ワード演算
手段よりの要求と、上記第１のデコーダの出力により上
記フリップ・フロップ群を制御して、上記第１のカウン
タの歩進を休止させ、かつ上記第２のカウンタの歩進を
開始させて上記ワード演算手段が、上記第１又は第２の
記憶手段をアクセスするようになし、上記第２のデコー
ダの出力により、上記フリップ・フロップ群を初期状態
とし、上記第１０カウンタの歩進を再開させて上記第２
のカウンタの歩進を休止させるようにしたことを特徴と
するシーケンス制御装置。 （２）第１のカウンタおよび第２のカウンタとして、グ
レイコード（交番２進コード）を発生するカウンタを用
いたことを特徴とする持ｒ「請求の範囲第１項記載のシ
ーケンス制御装置。
第２図は第１図の動作説明のためのブ１コグラム例を示
す説明図、第８ｍは動作タイミング図、第４図はこの発
明の一実施例によるシーケンス制御装置を示すブロック
図、第５図は第４図の動作タイミング図である。 図中、（３）は第２の記憶手段（シーケンス制御プログ
ラムメモリ） 、＋５）は第１の記憶手段（一時記憶メ
モリ）、＋４）はビット演算手段（ビットＭ ％ ’ｉ
３ ）、（イ）は第１のカウンタ（第１のグレイコード
を発生するカウンタ）、（ｌ′ｉυは第２のカウンタ（
第２のグレイコードを発生するカウン々ン、−は第１の
デコーダ、（イ）は第２のデコーダ、陣はフリップ°フ
ロップ群である。 なお、図中、同一１・′ｒ号は同一、又は相当部分を示
す。 代理人 葛 野 信 − 第１図 第２図 ’ｔ”Ｈ” ４１支 、」１丁シ 畔 ２ ４３、−一一一−ｆヒーや「Ｌ−一一 第４図 第５図 ６３ｒ）１−「］− ６θａｌ−ｍ−」−−１−一 ６ａ 手続補正書（自発） ５８４２７ 昭和 年 月 １１ 特許庁長官殿 １、事１′１．の表示 特願昭５７−１５７２６２
号２ 発明の名称 シーケンス制御装置 ３、補正をする者 代表者片山イー、へ部 ５、補正の対象 明細内の特許請求の範囲および発明の詳細な説明の欄６
、補正の内容 （］）明細書中、「特許請求の範囲ヨを別紙の通り訂正
する。 （２）明細書をつぎのとお１）訂ｉＥする。 ２、特許請求の範囲 （１）ビット演算手段、入力情報、出力情報、演算一時
記憶情報を記憶する記憶手段、シーケンス制御プログラ
ムを記憶する第２の記憶手段、上記ビット演算手段の実
行タイミングを成牛する第１のカウンタ、データ処理を
行うワード演算手段、このワード演算手段が、上記第１
の記憶手段又は第２の記憶手段をアクセスする如くタイ
ミングを成牛ずる第２のカウンタ及び上記第１のカウン
タの出力をデコードする第１のデコーダと上記第２のカ
ウンタの出力をデコードする第２のデコーダによって制
御されるフリップ・フロップ群を備え、上記ワード演算
手段よりの要求と、上記第１のデコーダの出力により上
記フリップ・フロップ群を制御して、上記第１のカウン
タの歩進を休止させ、かつ上記第２のカウンタの歩進を
開始させて上記ワード演算手段が、上記第１又は第２の
記憶手段をアクセスするようになし、上記第２のデコー
ダの出力により、上記フリップ・フロップ群を初期状態
とし、上記第１０カウンタの歩進を再開させて上記第２
のカウンタの歩進を休止させるようにしたことを特徴と
するシーケンス制御装置。 （２）第１のカウンタおよび第２のカウンタとして、グ
レイコード（交番２進コード）を発生するカウンタを用
いたことを特徴とする持ｒ「請求の範囲第１項記載のシ
ーケンス制御装置。
Claims (1)
- （１）ビット演算手段、入力情報、出力情報、演算一時
記憶情報を記憶する記憶手段、シ・−ケンス制御プログ
ラムを記憶する第２の記憶手段、上記ビット演算手段の
実行・タイミングを成牛ずる第１のカウンタ、この・７
一ド演算手段が１．上記第１の記憶手段又は第２の記憶
手段をアクセスする如くタイミングを成牛ずる第２のカ
ウンタ及びＪ′：バ己彊１１のカウンタの出力をデコー
ドする第１のデコーン゛と上記第２のカウンタの出力を
デコードする第２のデコーダによって制御されるフリッ
プ・フロップ群を備え、上記ワード演算手段よりの要求
ど、上記第１のデコーダの出力により上記フリップ・フ
ロラ” 群ヲＩｌｌ 御し゛Ｃ，，１：記妃１のプフウ
ンタの歩進を休止させ、かつ上記Ｐ２のカウンタの歩Ｈ
ｅを開始させ°ＣＪ：配り一ド演算手段が、上記第１又
は＠、２の記憶手段をアクセスするようになし２、上記
第２のデコーシ′の出力により、上記フリップ・フロッ
プ群を初期状態とし、−上記第１のカウンタの歩進を再
開させ°Ｃ上記第２のカウンタの歩進を休止させるよう
にしたことを特徴とするシーケンス制御装置。 ＋２）第１０カウンタおよび第２のカランゆとしｃ１グ
レイコード（交番２進コード）を発生するカウンタを用
いｔこことを特徴とする特許請求の餅】間第１項記載の
シーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15726282A JPS5945504A (ja) | 1982-09-07 | 1982-09-07 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15726282A JPS5945504A (ja) | 1982-09-07 | 1982-09-07 | シ−ケンス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945504A true JPS5945504A (ja) | 1984-03-14 |
| JPS6310444B2 JPS6310444B2 (ja) | 1988-03-07 |
Family
ID=15645802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15726282A Granted JPS5945504A (ja) | 1982-09-07 | 1982-09-07 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945504A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238902A (ja) * | 1985-08-15 | 1987-02-19 | Mitsubishi Electric Corp | シ−ケンス演算の処理方式 |
| JPS63304302A (ja) * | 1987-06-05 | 1988-12-12 | Fanuc Ltd | プログラマブル・コントロ−ラ |
-
1982
- 1982-09-07 JP JP15726282A patent/JPS5945504A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6238902A (ja) * | 1985-08-15 | 1987-02-19 | Mitsubishi Electric Corp | シ−ケンス演算の処理方式 |
| JPS63304302A (ja) * | 1987-06-05 | 1988-12-12 | Fanuc Ltd | プログラマブル・コントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310444B2 (ja) | 1988-03-07 |
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