JPS63304355A - 高速デ−タ出力制御方式 - Google Patents
高速デ−タ出力制御方式Info
- Publication number
- JPS63304355A JPS63304355A JP14106887A JP14106887A JPS63304355A JP S63304355 A JPS63304355 A JP S63304355A JP 14106887 A JP14106887 A JP 14106887A JP 14106887 A JP14106887 A JP 14106887A JP S63304355 A JPS63304355 A JP S63304355A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output device
- signal
- register
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、データ用メモリと出力装置と間でデータ転
送を行う場合の高速データ出力制御方式％式％ 情報の分野で各種の出力装置が用いられており、この出
力装置はバス線を介してマイクロプロセッサで制御され
ている。一方、出力装置の必要とするデータは、バス線
に接続されているデータ用メモリに格納されている。
送を行う場合の高速データ出力制御方式％式％ 情報の分野で各種の出力装置が用いられており、この出
力装置はバス線を介してマイクロプロセッサで制御され
ている。一方、出力装置の必要とするデータは、バス線
に接続されているデータ用メモリに格納されている。
従って、マイクロプロセッサがデータ用メモリからデー
タを読取り、出力装置の状態を調査し、受信可能状態で
あると、データの転送をしている。
タを読取り、出力装置の状態を調査し、受信可能状態で
あると、データの転送をしている。
このデータの転送を高速に行える高速データ出力制御方
式が必要とされている。
式が必要とされている。
従来のシステムは、第５図に示すように構成されている
。即ち、マイクロプロセッサ（以後−ＰＵと記す）１は
、出力装置４０の必要とするデータをデータ用メモリ３
から読取って、レジスタ１−１に保持する。
。即ち、マイクロプロセッサ（以後−ＰＵと記す）１は
、出力装置４０の必要とするデータをデータ用メモリ３
から読取って、レジスタ１−１に保持する。
この状態でＭＰＵ １は、例えばアダプタ６を介して、
出力装置４０がデータを受信可能状態にあるが（エンプ
ティ゛１′）を調べる。勿論、アダプタ６には、エンプ
ティ・フラグを格納するレジスタ６−１が設けである。
出力装置４０がデータを受信可能状態にあるが（エンプ
ティ゛１′）を調べる。勿論、アダプタ６には、エンプ
ティ・フラグを格納するレジスタ６−１が設けである。
したがって、ＭＰＵ １はレジスタ６−１の状態を見
て、フラグが“１゛であると、レジスタＬｌに保持した
データをアダプタ６のレシーバ６−２を介して出力装置
４０にデータを転送する。
て、フラグが“１゛であると、レジスタＬｌに保持した
データをアダプタ６のレシーバ６−２を介して出力装置
４０にデータを転送する。
もし、肝Ｕ １が直接メモリアクセス機能を具備してい
ると、データの転送は、この直接メモリアクセス機能が
上記した動作を制御する。
ると、データの転送は、この直接メモリアクセス機能が
上記した動作を制御する。
従来のシステムの動作を第６図のフローチャートによっ
て詳細に説明する。まず、ＭＰＵ １は、出力装置４０
とアダプタ６とを起動する。第６図（ａ）に示す動作で
ある。以後、動作を括弧付き英字で示す。起動が完了す
ると、データ用メモリ３のデータをレジスタ１−１に転
送する（ｂ）。この状態で出力部Ｗ４０の受信可否をレ
ジスタ６−１を検索して調査する（Ｃ）。
て詳細に説明する。まず、ＭＰＵ １は、出力装置４０
とアダプタ６とを起動する。第６図（ａ）に示す動作で
ある。以後、動作を括弧付き英字で示す。起動が完了す
ると、データ用メモリ３のデータをレジスタ１−１に転
送する（ｂ）。この状態で出力部Ｗ４０の受信可否をレ
ジスタ６−１を検索して調査する（Ｃ）。
エンプティのフラグが１゛であると、レジスタ１−１の
データをレシーバ６−２を介して出力装置４゜に転送す
る（ｄ）。
データをレシーバ６−２を介して出力装置４゜に転送す
る（ｄ）。
この転送が終了すると、ＭＰＵ １は、アドレスを１
歩進する（ｅ）。これを繰り返し転送すべきアドレスが
終了するまで繰り返し行う（ｆｌ。
歩進する（ｅ）。これを繰り返し転送すべきアドレスが
終了するまで繰り返し行う（ｆｌ。
データ用メモリからデータを出力装置に転送しようとす
ると、レジスタに一端取り込み、出力装置の状態を調査
して、レジスタからデータを出力装置に出力するので、
データはバス線を２回通ることとなり、バス線の専有時
間を長くするとともに転送が遅くなるという問題がある
。
ると、レジスタに一端取り込み、出力装置の状態を調査
して、レジスタからデータを出力装置に出力するので、
データはバス線を２回通ることとなり、バス線の専有時
間を長くするとともに転送が遅くなるという問題がある
。
この発明は、上記した従来の状況からデータ転送が早く
行われる高速データ出力制御方式を提供することを目的
とするものである。
行われる高速データ出力制御方式を提供することを目的
とするものである。
ｃ問題点を解決するための手段〕
この発明は、第１図の原理図に示すように、出力装置４
に、データ用メモリ３の肯定（ＡＣＫ）信号Ａでデータ
の取込みをする取込手段４−１を設け、出力装置４のエ
ンプティ信号Ｂ゛１゛ と肯定（ＡＣＫ）信号Ａとによ
って終了信号ＣをＭＰＵ １に送出するゲート回路７を
設けである。
に、データ用メモリ３の肯定（ＡＣＫ）信号Ａでデータ
の取込みをする取込手段４−１を設け、出力装置４のエ
ンプティ信号Ｂ゛１゛ と肯定（ＡＣＫ）信号Ａとによ
って終了信号ＣをＭＰＵ １に送出するゲート回路７を
設けである。
データ用メモリ３は、ＭＰＵ １の要求に基づいてデー
タを出力する際に？’ｌＰＵ １にＡＣＫ信号信号上
る。
タを出力する際に？’ｌＰＵ １にＡＣＫ信号信号上
る。
このＡＣＫ信号信号上って出力装置４の取込手段４−１
は、データの取込みを行う。ゲート回路７は、アダプタ
６のレジスタ６−１のエンプティ信号Ｂの”１゛とＡＣ
Ｋ信号信号上よって終了信号ＣをＭＰＵ １に送出する
。したがって、バス線２にデータは１回読出され、出力
装置４の受信可否を調査する必要なく、高速転送を可能
とする。
は、データの取込みを行う。ゲート回路７は、アダプタ
６のレジスタ６−１のエンプティ信号Ｂの”１゛とＡＣ
Ｋ信号信号上よって終了信号ＣをＭＰＵ １に送出する
。したがって、バス線２にデータは１回読出され、出力
装置４の受信可否を調査する必要なく、高速転送を可能
とする。
第２図は本発明の実施例を示すブロック図であり、第５
図と同一箇所は同符合を用いる。ＭＰＵ １はプログラ
ムを格納したプログラム用メモリ５に基づいて、処理を
行っている。ＭＰＵ １は、出力装置４にデータを転送
する場合、データ用メモリ３から必要なデータをバス線
２に流出する。一方、データ用メモリ３は、流出と同時
にＡＣＫ信号信号上力する。このＡＣＫ信号信号上って
取込手段を形成するレジスタ４−１は、バス線２のデー
タをレシーバ６−１を介して取込む。
図と同一箇所は同符合を用いる。ＭＰＵ １はプログラ
ムを格納したプログラム用メモリ５に基づいて、処理を
行っている。ＭＰＵ １は、出力装置４にデータを転送
する場合、データ用メモリ３から必要なデータをバス線
２に流出する。一方、データ用メモリ３は、流出と同時
にＡＣＫ信号信号上力する。このＡＣＫ信号信号上って
取込手段を形成するレジスタ４−１は、バス線２のデー
タをレシーバ６−１を介して取込む。
出力部ｒ４はデータ取込み可能状態となると、制御部４
−２の制御によりレジスタ４−１から出力装置４内の例
えば印刷出力部（図示せず）へデータを取込むとともに
、レジスタ６−２のフラグを１゛にする。
−２の制御によりレジスタ４−１から出力装置４内の例
えば印刷出力部（図示せず）へデータを取込むとともに
、レジスタ６−２のフラグを１゛にする。
ゲート回路即ち、アンド回路７は、フラグ１゛とＡＣＫ
信号信号上１° とによって終了信号ＣをＭＰＵ１に送
る。
信号信号上１° とによって終了信号ＣをＭＰＵ１に送
る。
この動作のタイムチャートを第３図に示す。なお、ＳＴ
Ｂ信号は転送期間を示すストローブ信号である。
Ｂ信号は転送期間を示すストローブ信号である。
したがって、データ転送は、第４図のフローチヤードで
示されるように行われる。まず出力装置４とアダプタ６
を起動する。そしてデータ用メモリ３からデータの読取
りを行う。そしてアドレスを＋１歩進し、最終アドレス
までこれを繰り返し行う。つまり、出力装置４の状態に
関係なく、データは読取られ、レジスタ４−１に保持さ
る。
示されるように行われる。まず出力装置４とアダプタ６
を起動する。そしてデータ用メモリ３からデータの読取
りを行う。そしてアドレスを＋１歩進し、最終アドレス
までこれを繰り返し行う。つまり、出力装置４の状態に
関係なく、データは読取られ、レジスタ４−１に保持さ
る。
以上の説明から明らかなように、この発明によれば、デ
ータ転送が高速に行え、出力装置の効率を向上する上及
び、バス線の使用効率を向上する上できわめて有効な効
果を奏する。
ータ転送が高速に行え、出力装置の効率を向上する上及
び、バス線の使用効率を向上する上できわめて有効な効
果を奏する。
第１図は本発明の原理図、
第２図は本発明の実施例を示すブロック図、第３図は本
発明のタイムチャート、 第４図は本発明の詳細な説明するためのフローチャート
、 第５図は従来のシステム構成を示すブロック図、第６図
は従来の動作を示すフローチャートである。 図において、１はＭＰＵ 、２はバス線、３はデータ用
メモリ、４は出力装置、６はアダプタを示す。 、季イと日月／ｌｌヒｆｆ［２り 第１図 、２１ζ発明ｔＰｌａデ；ｈづ列（ｉ、ホｊ「−γ”０
−７７ｆｆｌ≧１第２図 本発明へ７仏十ｉ−ト 第 ３図 １１３朝のフロー４−↑−ト 第４図
発明のタイムチャート、 第４図は本発明の詳細な説明するためのフローチャート
、 第５図は従来のシステム構成を示すブロック図、第６図
は従来の動作を示すフローチャートである。 図において、１はＭＰＵ 、２はバス線、３はデータ用
メモリ、４は出力装置、６はアダプタを示す。 、季イと日月／ｌｌヒｆｆ［２り 第１図 、２１ζ発明ｔＰｌａデ；ｈづ列（ｉ、ホｊ「−γ”０
−７７ｆｆｌ≧１第２図 本発明へ７仏十ｉ−ト 第 ３図 １１３朝のフロー４−↑−ト 第４図
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ（１）とデータ用メモリ（３）とア
ダプタ（６）とがバス線（２）を介して接続され、前記
アダプタ（６）と出力装置（４）が接続されてなるシス
テムにおいて、 前記データ用メモリ（３）が肯定信号（Ａ）を出力した
る際に前記出力装置（４）がデータの取り込みを行う取
込手段（４−１）を設け、 前記出力装置（４）がデータの取り込み可能状態で前記
データ用メモリ（３）が肯定信号（Ａ）を出力する際に
マイクロプロセッサ（１）に終了信号（Ｃ）を出力する
ゲート回路（７）を設けたことを特徴とする高速データ
出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14106887A JPS63304355A (ja) | 1987-06-04 | 1987-06-04 | 高速デ−タ出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14106887A JPS63304355A (ja) | 1987-06-04 | 1987-06-04 | 高速デ−タ出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304355A true JPS63304355A (ja) | 1988-12-12 |
Family
ID=15283492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14106887A Pending JPS63304355A (ja) | 1987-06-04 | 1987-06-04 | 高速デ−タ出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304355A (ja) |
-
1987
- 1987-06-04 JP JP14106887A patent/JPS63304355A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63304355A (ja) | 高速デ−タ出力制御方式 | |
| US5551052A (en) | Data bus protocol for high speed chip to chip data transfer | |
| JPH04323755A (ja) | Ｄｍａ装置 | |
| JPS61175816A (ja) | 印字制御方式 | |
| JP2999662B2 (ja) | 印刷制御装置および印刷制御方法 | |
| JP2687716B2 (ja) | 情報処理装置 | |
| JPS61183764A (ja) | ダイレクトメモリアクセス制御方式 | |
| JPH10116245A (ja) | Ｄｍａ制御装置 | |
| JPH09319698A (ja) | ダイレクト・メモリ・アクセス転送方式 | |
| JPH07210498A (ja) | バス調停回路 | |
| JPH0145657B2 (ja) | ||
| JP2990960B2 (ja) | 直接メモリアクセス制御装置 | |
| JPH02166548A (ja) | 共通バス制御方式 | |
| JP3186247B2 (ja) | 通信用ｄｍａコントローラ | |
| JPS5999522A (ja) | 入出力制御方式 | |
| JPS6315953Y2 (ja) | ||
| JPH09259074A (ja) | メモリーアクセス回路 | |
| JPH0668020A (ja) | メモリ制御装置 | |
| JPS581812B2 (ja) | デ−タ処理システム | |
| JPS6385955A (ja) | ダイレクトメモリアクセス転送制御装置 | |
| JPS6140658A (ja) | デ−タ処理装置 | |
| JPH11134288A (ja) | バスコントローラ | |
| JPH05257883A (ja) | データ処理装置 | |
| JPH05120201A (ja) | データ処理装置 | |
| JPH01108665A (ja) | Ｄｍａ転送制御方式 |