JPS581812B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理システム、特に例えばカセット・
デッキ装置などの中速度の回転型入出力装置をマイクロ
プロセッサによって制御するに当って、プログラム・モ
ードによるデータ転送制御を行うと共に、マイクロプロ
セッサの負荷が増大した際にバツファ経由のデータ転送
を行い得るようにしたデータ処理システムに関するもの
である。

従来、低速の入出力装置を制御する場合にプログラム．
モードによるデータ転送方式が採用され、例えばマイク
ロプロセッサによって制御するようにされる。

また一方フロッピー．ディスクの如き高速の入出力装置
を制御する場合にはダイレクト．メモリ・アクセス（Ｄ
ＭＡ）制御によってプログラムの介在なしにデータ転送
を行うようにしている。

上述のカセット．デッキ装置の場合、１バイト分のデー
タ転送に要する時間がｌｍｓｅｃ程度であり、マイクロ
プロセッサの負荷が軽い場合には上記プログラム・モー
ドによるデータ転送方式が間に合う程度であり、上記Ｄ
ＭＡ制御によるデータ転送を行うことはシステム構成が
高価となる。

またＤＭＡ制御の場合、データ転送時にエラー・チェッ
クを行いつつ転送することができない。

しかし、上記カセット・デッキ装置の場合、１バイト分
のデータ転送の都度、マイクロプロセッサに対してデー
タ転送要求を割込み信号によって発するが、上記マイク
ロプロセッサの負荷が増大している場合、１ ｍｓｅｃ
の間に割込み処理を終了することが困難となることが生
ずる。

本発明は上記の点を解決することを目的としており、本
発明のデータ処理システムは入出力装置を制御する入出
力制御回路と該入出力制御回路を入出力装置より速い処
理速度で制御するマイクロプロセッサとを有するデータ
処理システムにおいて、上記入出力制御回路と上記マイ
クロプロセッサとの間に、上記マイクロプログラムから
上記入出力制御回路に転送するコマンドをバツファリン
グするＦＩＦＯコマンド．バツファと、上記マイクロプ
ログラムから上記入出力制御回路に転送するライト．デ
ータをバツファリングするＦＩＦＯライト・データ・バ
ツファと、上記入出力制御回路から上記マイクロプロセ
ッサに転送スるリード・データをバツファリングするＦ
ＩＦＯリード・データ・バツファとをもうけると共に、
上記マイクロプロセッサと上記入出力制御回路との間に
上記各ＦＩＦＯバツファをバイパスする直接情報転送バ
スをもうけ、上記マイクロプロセッサが上記各ＦＩＦＯ
バツファと上記直接情報転送バスとの使用態様を転送処
理時に選択するようにしたことを特徴としている。

以下図面を参照しつつ説明する。

図は本発明の一実施例構成を示し、図中の符号１はスト
アド・プログラム処理装置、２はマイクロプロセッサ、
３は入出力制御回路、４は本発明によりもうけられるバ
ツファ部、５はコマンド・バツファ、６はライナ．デー
タ・バツファ、７はリード・データ・バツファ、８は直
接情報転送バスを表わす。

またｓ−ｏ．ｓ−ｉ．・・・・・・，６−０，６−１，
・・・・・・，７−０，７〜１，・・・・・・は夫々Ｆ
ＩＦＯを構成する段を表わす。

また９はコマンド．バツファ．コントロール部、１０は
ライト．データ・バツファ・コントロール部、１１はリ
ード．データ．バツファ・コントロール部、１２ｙいし
１４は夫々アンド回路、［Ｎｏｔ Ｆｕｌｌ」はバツフ
ァが満杯状態でないとき論理「１」となるもの、「Ｏｕ
ｔ Ｒｅａｄｙ」はバツファが送出可状態にあるとき論
理「１」となるもの、ｒＲｅｇＪは入出力制御回路から
の要求信号、「Ｓｔｒｏｂｅ」は送出ストローブ信号、
［Ｓｈｉｆｔ」はバツファに対するシフト指示信号、「
Ｒ・Ｒｅｑｊはマイクロプロセッサからのリード要求信
号、ｒＮｏｔ Ｅｍｐｔｙ」はバツファが空の状態でな
いとき論理「１」となるもの、ｒＡｃｋＪぱデータ受取
り確認信号を表わしている。

図示の各バツファ５，６，７およびバス８ぱ、ＦＩＦＯ
素子を用いて構成され、マイクロプロセツサのいわゆる
Ｃバスと入出力制御回路３との間に挿入してもうけられ
る。

そして、マイクロプロセッサ２がコマンドを入出力制御
回路３に転送するに当って、直接情報転送バス８を介し
て直接転送するモードとコマンド．バツファ５に書込み
コマンド・バツファ５が入出力制御装置３に対して受取
り要求を発することによって転送するモードとが用意さ
れる。

また同様にマイクロプロセッサ２がライト・データを転
送するに当って、上記転送バス８を介して直接転送する
モードとライト．データ・バッファに書込みライト・デ
ータ・バツファ６が受取り要求を発することによって転
送するモードとが用意される。

更に入出力制御装置がリード・データやデータ要求信号
をマイクロプロセッサ２に転送するに当って、直接情報
転送バス８を介して直接転送するモードとリード．デー
タ．バツファγに書込みリード．データ．バツファＴが
マイクロプロセッサ２に対してデータ要求信号を発する
ことによって転送するモードとが用意される。

なお、上記において、バツファを介して行われる転送は
、マイクロプロセッサ２における負荷量に応じて、マイ
クロプロセッサ２側の判断によって行われると考えてよ
い。

しかし、入出力制御装置３からのリード・データの転送
に当っては、入出力制御装置３が一旦データ要求信号を
転送バス８を介して発信し、マイクロプロセッサ２から
のビジー信号に対応してリード・データ・バツファ７に
書込む方式を採用することもできる。

しかし、マイクロプロセッサ２側がビジーとなることを
見越して最初から、入出力制御装置３がデータ要求信号
と共にリード．データをリード．データ・バツファ７に
書込んで転送する方式を採用することが望ましい。

該後者方式の場合について更に詳述すると、次のように
動作される。

即ち、（１）マイクロプロセッサ２ぱ、コマンド・バツ
ファ５を介してあるいは転送バス８を介して入出力制御
回路３に対して、例えばリード・コマンドを発した上で
、他の処理を実行してゆく。

即ち図示コマンド・バツファ・コントロール部９はコマ
ンド・バツファ５の満杯状態を信号「Ｎｏｔ Ｆｕｌｌ
」によってマイクロプロセッサ２に通知している。

仮にコマンド・バッファ５を介してコマンドを転送する
ものとし、かつ信号「Ｎｏｔ Ｆｕｌｌ」が論理「１」
であるとすると、マイクロプロセッサ２はコマンド．バ
ツファ５にコマンドを書込む。

ＦＩＦＯ構成のコマンド・バツファ５においては、当該
コマンドを書込まれると直ちに信号「Ｏｕｔ Ｒｅａｄ
ｙ」が論理「１」となり、コマンド・バッファ５が入出
力制御回路３に対して要求信号を発した形となる。

そして入出力制御回路３は自己のクロツクに同期して信
号ｒＲｅｇＪを発し、入出力制御回路３は信号ｒ Ｓｔ
ｒｏｂｅ Ｊと一緒にコマンド・バソファ５上のコマン
ドを受取る。

一方バツファ５よでは信号［Ｓｈｉｆｔ」によってシフ
ト動作が行われる。

（２）当該リード・コマンドを受取った入出力制御回路
３は、図示しない入出力装置側に対してリードを行ない
、リード・データが読出されてくると、リード．データ
要求信号を例えばフラグの形でリード・データ・バツフ
ァ７に書込んでゆくと共にリード・データをリード・デ
ータ・バツファγに書込んでゆく。

このとき同時に信号ｒＲｅｇＪを論理「１」とする。

リード・データ・バツファ７が満杯でないとき、リード
・データ・バツファ．コントロール部１１は信号「Ａｃ
ｋ」を入出力制御回路３に返す。

（３）各バツファは上述の如＜ＦＩＦＯ素子で構成され
ており、上記リード・データ・バツファ７に書込まれた
データ要求信号とリード・データとは該バツファγ中を
例えば３２μｓｅｃ程度で通り、リード・データ・バツ
ファ７はリード・データが入力されてくるとマイクロプ
ロセッサ２に対して信号「Ｎｏｔ Ｅｍｐｔｙ」を論理
「１」としてデータ要求信号を発しつづける。

（４）マイクロプロセッサ２は、上記バツファ７が発し
た信号「Ｎｏｔ Ｅｍｐｔｙ」を自己の処理に都合のよ
いタイミングで受付け、リード・データ・バツファ・コ
ントロール部１１に対して信号ｒＲ−ＲｅｑＪを発し、
バツファ７上でデータを受取ってゆく。

なおこのとき、マイクロプロセッサ２とバツファ７とは
、該バツファ７が発したデータ要求信号にもとづく信号
ｒＲ−Ｒｅｑｊによって同期化される。

（５）ライト動作の場合、上記動作（１）の場合と同様
に、マイクロプロセッサ２は、コマンド．バツファ・コ
ントロール部９からの信号「Ｎｏｔ Ｆｕｌｌ」を調べ
るが、あわせてライト・データ・バツファ・コントロー
ル部１０からの信号［Ｎｏｔ Ｆｕｌｌ」を調べる。

そしてライト・コマンドを書込むと共に、ライト．デー
タ・バツファ６にライト．データを書込む。

（６）入出力制御回路３がライト・コマンドを受取る動
作は上記動作（１）に対応している。

またライト．データ・バツファ６上にライト・データが
書込まれると、当該バツファ６は信号「ＯｕｔＲｅａｄ
ｙ」を発しており、上記動作（１）と同様に入出力制御
回路３が発する信号［Ｒｅｑ」に対応して信号「Ｓｔｒ
ｏｂｅ」と一緒にライト・データが受取られる。

上述の如く、リード．データの転送が行われるが、入出
力装置が上述の如くカセット．デッキ装置の場合、１バ
イト分のデータ転送毎にマイクロプロセッサ２は、ライ
ト・コマンドを繰返し、またはリード・コマンドを繰返
し発信することが必要となる。

このような処理に当って、マイクロプロセッサ２の負荷
が大きい場合、マイクロプロセッサ２は上記ライト．コ
マンドやリード．コマンドをコマンド・バツファ５上に
書込んで（勿論ライト・データの場合、ライト・データ
をライト・データ．バツファ６に書込んで）、他の処理
を実行するようにされる。

以上説明した如く、本発明の場合、いわばプログラム．
モードによるデータ転送と、ＤＭＡ制御による形式に類
似したバツファ経由によるデータ転送との両者を、マイ
クロプロセッサ２の負荷の大小に応じて利用するために
、データ転送に当っての融通性が増し、入出力装置に対
するリード／ライトに当って非所望なオーバランが生ず
る危険性が殆んどなくなる。

また、バツファ経由のデータ転送を行うようにしている
が、公知のＤＭＡ制御によるデータ転送の場合の如く入
出力制御回路のハ−ド構成が繁雑となることがない。

【図面の簡単な説明】

図は本発明の一実施例構成を示す。

Claims (1)

【特許請求の範囲】
1. １ 人出力装置を制御する入出力制御回路と該入出力制
   御回路を入出力装置より速い処理速度で制御するマイク
   ロプロセッサとを有するデータ処理システムにおいて、
   上記入出力制御回路と上記マイクロプロセッサとの間に
   、上記マイクロプログラムから上記入出力制御回路に転
   送するコマンドをバツファリングするＦＩＦＯコマンド
   ・バツフアと、上記マイクロプログラムから上記入出力
   制御回路に転送するライト．データをバツファリングす
   るＦＩＦＯライト・データ・バツファと、上記入出力制
   御回路から上記マイクロプロセッサに転送するリード・
   データをバッファリングするＦＩＦＯリード・データ．
   バツファとをもうけると共に、上記マイクロプロセッサ
   と上記入出力制御回路との間に上記各ＦＩＦＯバツファ
   をバイパスする直接情報転送バスをもうけ、上記マイク
   ロプロセッサが上記各ＦＩＦＯバツファと上記直接情報
   転送バスとの使用態様を転送処理時に選択するようにし
   たことを特徴とするデータ処理システム。