JPS6331152A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6331152A JPS6331152A JP17614086A JP17614086A JPS6331152A JP S6331152 A JPS6331152 A JP S6331152A JP 17614086 A JP17614086 A JP 17614086A JP 17614086 A JP17614086 A JP 17614086A JP S6331152 A JPS6331152 A JP S6331152A
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- capacitor
- dielectric
- forming
- dielectric layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、さらに詳し
くは、キャパシタ素子を内蔵して形成させた半導体装置
の製造方法の改良に係るものである。
くは、キャパシタ素子を内蔵して形成させた半導体装置
の製造方法の改良に係るものである。
従来例方法での、この種の半導体装置に内蔵されるキャ
パシタ素子の製造方法につき、その−例による製造工程
を、第２図（ａ）ないしくｆ）に順次に示す。
パシタ素子の製造方法につき、その−例による製造工程
を、第２図（ａ）ないしくｆ）に順次に示す。
すなわち、これらの従来例各図において、符号１は半導
体基板、２は絶縁体層、３はキャパシタ形成部、４はコ
ンタクト部、５は不純物拡散層、６ａは誘電体層、７ａ
はフォトレジスト層、８はキャパシタ用の導体層、９は
コンタクト用の導体層をそれぞれに示しており、次にそ
の製造工程について述べる。
体基板、２は絶縁体層、３はキャパシタ形成部、４はコ
ンタクト部、５は不純物拡散層、６ａは誘電体層、７ａ
はフォトレジスト層、８はキャパシタ用の導体層、９は
コンタクト用の導体層をそれぞれに示しており、次にそ
の製造工程について述べる。
まず、半導体基板ｌ上に絶縁体層２を形成し、写真製版
工程で、この絶縁体層２を選択的にニー７チング除去し
て、キャパシタ形成部３．およびコンタクト部４を開口
させ（第２図（ａ））、かつ各開口部からのイオン注入
により、それぞれ不純物拡散層５，５を形成させる（同
図（ｂ））、ついで、これら半導体基板１の各不純物拡
散層５，５上、および絶縁体層２上に、ＣＶＤ法などに
より誘電体層６ａを形成させ（同図（Ｃ））、またキャ
パシタ形成部３の誘電体層６ａ上に、写真製版法により
フォトレジスト層７ａを選択的に形成させる（同図（ｄ
））、さらに、このフォトレジスト層７ａをマスクにし
て、誘電体層６ａを選択エツチングさせ、かつ同フォト
レジスト層７ａを除去した上で（同図（ｅ））、これら
の上部に、スパッタ法などで導体層を形成させ、続いて
写真製版工程で、導体層を選択的にエツチング除去して
、キャパシタ用の導体層８．およびコンタクト用の導体
層９をそれぞれ形成させる（同図（ｆ））のである。
工程で、この絶縁体層２を選択的にニー７チング除去し
て、キャパシタ形成部３．およびコンタクト部４を開口
させ（第２図（ａ））、かつ各開口部からのイオン注入
により、それぞれ不純物拡散層５，５を形成させる（同
図（ｂ））、ついで、これら半導体基板１の各不純物拡
散層５，５上、および絶縁体層２上に、ＣＶＤ法などに
より誘電体層６ａを形成させ（同図（Ｃ））、またキャ
パシタ形成部３の誘電体層６ａ上に、写真製版法により
フォトレジスト層７ａを選択的に形成させる（同図（ｄ
））、さらに、このフォトレジスト層７ａをマスクにし
て、誘電体層６ａを選択エツチングさせ、かつ同フォト
レジスト層７ａを除去した上で（同図（ｅ））、これら
の上部に、スパッタ法などで導体層を形成させ、続いて
写真製版工程で、導体層を選択的にエツチング除去して
、キャパシタ用の導体層８．およびコンタクト用の導体
層９をそれぞれ形成させる（同図（ｆ））のである。
しかしながら、前記方法によって製造される従来例での
キャパシタ素子を内蔵する半導体装置においては、
ＣＶＤ法などを用いて形成される誘電体層８ａの膜厚、
誘電率などの不均一性によって、キャパシタ素子の容量
値が一定せず、所望のキャパシタ容量を得られず、かつ
誘電率の範囲にも限界があって、必要な容量値を得るた
めには、キャパシタ形成部の面積を大きくしなければな
らず、結果的にチップ面積の増大を招き、ひいては装置
自体のコストに与える影響が非常に大きいなどの問題点
があった。
キャパシタ素子を内蔵する半導体装置においては、
ＣＶＤ法などを用いて形成される誘電体層８ａの膜厚、
誘電率などの不均一性によって、キャパシタ素子の容量
値が一定せず、所望のキャパシタ容量を得られず、かつ
誘電率の範囲にも限界があって、必要な容量値を得るた
めには、キャパシタ形成部の面積を大きくしなければな
らず、結果的にチップ面積の増大を招き、ひいては装置
自体のコストに与える影響が非常に大きいなどの問題点
があった。
この発明は従来のこのような問題点を解消するためにな
されたものであって、その目的とするところは、内蔵さ
せるキャパシタ素子の容量値の均一性を図ると共に、チ
ップ面積の増加を極力抑制した。この種の半導体装置の
製造方法を提供することである。
されたものであって、その目的とするところは、内蔵さ
せるキャパシタ素子の容量値の均一性を図ると共に、チ
ップ面積の増加を極力抑制した。この種の半導体装置の
製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
の製造方法は、キャパシタ素子の誘電体層を、イオン注
入法により形成させるようにしたものである。
の製造方法は、キャパシタ素子の誘電体層を、イオン注
入法により形成させるようにしたものである。
すなわち、この発明方法においては、均一性のよい元素
添加の可能なイオン注入法によって、キャパシタ素子の
誘電体層を形成させるため、このようにして形成された
誘電体層では、その膜厚。
添加の可能なイオン注入法によって、キャパシタ素子の
誘電体層を形成させるため、このようにして形成された
誘電体層では、その膜厚。
誘電率などが均一化され、所望容量値のキャパシタ素子
を再現性よく得られるのである。
を再現性よく得られるのである。
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図（ａ）ないしくｅ）を参照して詳細に説
明する。
につき、第１図（ａ）ないしくｅ）を参照して詳細に説
明する。
第１図（ａ）ないしくｅ）はこの実施例方法を工程順に
示す断面図であり、これらの第１図（ａ）ないしくｅ）
実施例方法において、前記第２図（ａ）ないしくｆ）従
来例方法と同一符号は同一または相当部分を示している
。
示す断面図であり、これらの第１図（ａ）ないしくｅ）
実施例方法において、前記第２図（ａ）ないしくｆ）従
来例方法と同一符号は同一または相当部分を示している
。
この実施例方法においては、まず、Ｓｉなどの半導体基
板ｌ上にあって、例えば、Ｓ ＋ ０２などの絶縁体層
２を形成させると共に、写真製版工程で、この絶縁体層
２を選択的にエツチング除去して、キャパシタ形成部３
．およびコンタクト部４を開口させ（第２図（ａ））、
かつ各開口部からのイオン注入などにより、これらのキ
ャパシタ形成部３．およびコンタクト部４に、前記半導
体基板１と同一導電形のそれぞれ不純物拡散Ｍ５，５を
形成させる（同図（ｂ））。
板ｌ上にあって、例えば、Ｓ ＋ ０２などの絶縁体層
２を形成させると共に、写真製版工程で、この絶縁体層
２を選択的にエツチング除去して、キャパシタ形成部３
．およびコンタクト部４を開口させ（第２図（ａ））、
かつ各開口部からのイオン注入などにより、これらのキ
ャパシタ形成部３．およびコンタクト部４に、前記半導
体基板１と同一導電形のそれぞれ不純物拡散Ｍ５，５を
形成させる（同図（ｂ））。
次に、前記半導体基板１の各不純物拡散層５．５上、お
よび絶縁体層２上に、写真製版法によりフォトレジスト
層７を選択的にパターン形成したのち、イオン注入法に
よって、前記キャパシタ形成部３．つまり所定不純物拡
散層５の開口部表面に、例えば、酸素、窒素などを選択
的に注入しく同図（Ｃ））、かつ適当な熱処理をなすこ
とによって、こ−では、ＳｉＯ２，ＳｉＮなどからなる
誘電体層８を形成させる（同図（ｄ））。
よび絶縁体層２上に、写真製版法によりフォトレジスト
層７を選択的にパターン形成したのち、イオン注入法に
よって、前記キャパシタ形成部３．つまり所定不純物拡
散層５の開口部表面に、例えば、酸素、窒素などを選択
的に注入しく同図（Ｃ））、かつ適当な熱処理をなすこ
とによって、こ−では、ＳｉＯ２，ＳｉＮなどからなる
誘電体層８を形成させる（同図（ｄ））。
その後、これらの上部に、スパッタ法などにより１例え
ば、Ａ２などの導体層を形成させ、かつ写真製版工程で
、この導体層を選択的にニー７チング除去させることに
よって、キャパシタ用の導体層８．およびコンタクト用
の導体層９をそれぞれに形成させ（同図（ｅ））、以上
により目的とするキャパシタ素子を構成させるのである
。
ば、Ａ２などの導体層を形成させ、かつ写真製版工程で
、この導体層を選択的にニー７チング除去させることに
よって、キャパシタ用の導体層８．およびコンタクト用
の導体層９をそれぞれに形成させ（同図（ｅ））、以上
により目的とするキャパシタ素子を構成させるのである
。
従って、この実施例方法によって得たキャパシタ素子で
は、誘電体層６をして、均一性のよい元素添加が可能な
イオン注入法により、この場谷。
は、誘電体層６をして、均一性のよい元素添加が可能な
イオン注入法により、この場谷。
酸素、窒素などを選択的に注入し、かつ適当な熱処理を
なすことによって形成させるために、その膜厚、誘電率
などを容易に均一化制御し得るのである。
なすことによって形成させるために、その膜厚、誘電率
などを容易に均一化制御し得るのである。
以上詳述したようにこの発明方法によれば、半導体基板
上に誘電体層を形成させると共に、この誘電体層上に導
体層を形成して、内蔵キャパシタ素子を構成した半導体
装置の製造方法において、キャパシタ素子の誘電体層を
、均一性のよい元素添加が可能なイオン注入法によって
形成させたから、この誘電体層の膜厚、誘電率などを容
易に均一化制御して形成でき、所望容量値のキャパシタ
素子を、チップ面積を増加させるようなことなしに、再
現性よく構成し得るのであり、しかも従来例方法に比較
して、手段自体が極めて簡単で、工程数が増す惧れもな
く、従って、この種のキャパシタ素子を内蔵する半導体
装置を、容易かつ安価に製造できるなどの優れた特長を
有するものである。
上に誘電体層を形成させると共に、この誘電体層上に導
体層を形成して、内蔵キャパシタ素子を構成した半導体
装置の製造方法において、キャパシタ素子の誘電体層を
、均一性のよい元素添加が可能なイオン注入法によって
形成させたから、この誘電体層の膜厚、誘電率などを容
易に均一化制御して形成でき、所望容量値のキャパシタ
素子を、チップ面積を増加させるようなことなしに、再
現性よく構成し得るのであり、しかも従来例方法に比較
して、手段自体が極めて簡単で、工程数が増す惧れもな
く、従って、この種のキャパシタ素子を内蔵する半導体
装置を、容易かつ安価に製造できるなどの優れた特長を
有するものである。
第１図（ａ）ないしくｅ）はこの発明に係る半導体装置
の製造方法を工程順に示すそれぞれ断面図であり、また
第２図（ａ）ないしくｆ）は同上従来例による製造方法
を工程順に示すそれぞれ断面図である。 ｌ・・・・半導体基板、２・・・・絶縁体層、３・・・
・キャパシタ形成部、４・・・・コンタクト部、５．５
・・・・不純物拡散層、６・・・・イオン注入法による
誘電体層、７・・・・フォトレジスト層、８・・・・キ
ャパシタ用の導体層、９・・・・コンタクト用の導体層
。 代理人 大 岩 増 雄 第１図
の製造方法を工程順に示すそれぞれ断面図であり、また
第２図（ａ）ないしくｆ）は同上従来例による製造方法
を工程順に示すそれぞれ断面図である。 ｌ・・・・半導体基板、２・・・・絶縁体層、３・・・
・キャパシタ形成部、４・・・・コンタクト部、５．５
・・・・不純物拡散層、６・・・・イオン注入法による
誘電体層、７・・・・フォトレジスト層、８・・・・キ
ャパシタ用の導体層、９・・・・コンタクト用の導体層
。 代理人 大 岩 増 雄 第１図
Claims (1)
- （１）少なくとも、半導体基板の主面上に、絶縁体層を
形成させると共に、この絶縁体層を選択的にエッチング
除去して、キャパシタ形成部、およびコンタクト部をそ
れぞれに開口させる工程と、これらの各開口部から、イ
オン注入法などにより、前記キャパシタ形成部、および
コンタクト部に、前記半導体基板と同一導電形の不純物
をそれぞれに拡散して、それぞれ不純物拡散層を形成さ
せる工程と、前記各不純物拡散層上、および前記絶縁体
層上に、フォトレジスト層を選択的にパターン形成した
のち、前記キャパシタ形成部の不純物拡散層表面に、イ
オン注入法などによつて、酸素、窒素などを選択的に注
入し、かつ所定通りに熱処理して、所定層厚による誘電
体層を形成させる工程と、これらの上部全面に導体層を
形成させたのち、この導体層を選択的にエッチング除去
して、キャパシタ用の導体層、およびコンタクト用の導
体層をそれぞれに形成させる工程とを含み、前記半導体
基板上に層形成された不純物拡散層、誘電体層、および
導体層のそれぞれにより、内蔵キャパシタ素子を構成さ
せたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17614086A JPS6331152A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17614086A JPS6331152A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331152A true JPS6331152A (ja) | 1988-02-09 |
Family
ID=16008360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17614086A Pending JPS6331152A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331152A (ja) |
-
1986
- 1986-07-24 JP JP17614086A patent/JPS6331152A/ja active Pending
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