JPS6331945B2 - - Google Patents
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- Publication number
- JPS6331945B2 JPS6331945B2 JP55084884A JP8488480A JPS6331945B2 JP S6331945 B2 JPS6331945 B2 JP S6331945B2 JP 55084884 A JP55084884 A JP 55084884A JP 8488480 A JP8488480 A JP 8488480A JP S6331945 B2 JPS6331945 B2 JP S6331945B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- region
- conductivity type
- semiconductor layer
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、高密化されたMIS（Metal Insulator
Semiconductor）電界効果半導体装置を製造する
方法の改良に関する。
Semiconductor）電界効果半導体装置を製造する
方法の改良に関する。
従来、MIS電界効果半導体装置を高密化する技
術の一つとして短チヤネル化が実施されている。
その場合、所謂短チヤネル効果の発生防止、ゲー
ト・オーバラツプ容量の低減などの目的をもつ
て、ソース接合、ドレイン接合を浅く形成するこ
とが行なわれる。例えば、第１図に見られるよう
に、サフアイア、二酸化シリコンなどの絶縁物基
板１上にｐ型シリコン半導体島２を形成し、そこ
に、ゲート酸化膜３、シリコン・ゲート電極４、
n+型ソース領域５、n+型ドレイン領域６などを
形成して装置を作つた場合、ソース領域５、ドレ
イン領域６は出来る限り浅く形成される。
術の一つとして短チヤネル化が実施されている。
その場合、所謂短チヤネル効果の発生防止、ゲー
ト・オーバラツプ容量の低減などの目的をもつ
て、ソース接合、ドレイン接合を浅く形成するこ
とが行なわれる。例えば、第１図に見られるよう
に、サフアイア、二酸化シリコンなどの絶縁物基
板１上にｐ型シリコン半導体島２を形成し、そこ
に、ゲート酸化膜３、シリコン・ゲート電極４、
n+型ソース領域５、n+型ドレイン領域６などを
形成して装置を作つた場合、ソース領域５、ドレ
イン領域６は出来る限り浅く形成される。
ところで、図示のように、半導体島２が厚く形
成されていて、ソース領域５、ドレイン領域６が
浅く形成されたことに依り、それ等領域５，６の
底面が半導体島２内に露出された状態になると、
この種半導体装置の特徴の一つである接合面積が
小さい旨の利点が失なわれてしまう。従つて、接
合からのリークや接合容量が大になる。尚、第１
図の破線は空乏層を表わしている。
成されていて、ソース領域５、ドレイン領域６が
浅く形成されたことに依り、それ等領域５，６の
底面が半導体島２内に露出された状態になると、
この種半導体装置の特徴の一つである接合面積が
小さい旨の利点が失なわれてしまう。従つて、接
合からのリークや接合容量が大になる。尚、第１
図の破線は空乏層を表わしている。
そこで、前記欠点を解消すべく、第２図に見ら
れる装置が開発された。尚、第２図では第１図に
関して説明した部分と同部分を同記号で指示して
ある。
れる装置が開発された。尚、第２図では第１図に
関して説明した部分と同部分を同記号で指示して
ある。
第２図従来例が第１図従来例と相違する点は、
半導体島２を薄く形成して、ソース領域５及びド
レイン領域６の底面が絶縁物基板１に達している
ことである。これに依り、第１図従来例に関して
記述した欠点は解消される。しかしながら、その
ような構成を採ることに依り新たな問題が発生す
る。即ち、半導体島２を薄くしたことに依り、ソ
ース領域５及びドレイン領域６の抵抗値が高くな
つてしまい、高速動作を妨げられることである。
半導体島２を薄く形成して、ソース領域５及びド
レイン領域６の底面が絶縁物基板１に達している
ことである。これに依り、第１図従来例に関して
記述した欠点は解消される。しかしながら、その
ような構成を採ることに依り新たな問題が発生す
る。即ち、半導体島２を薄くしたことに依り、ソ
ース領域５及びドレイン領域６の抵抗値が高くな
つてしまい、高速動作を妨げられることである。
本発明は、チヤネル領域に対し、ソース領域及
びドレイン領域に於ける微少面積の側面のみが対
向するようにしながらも、ソース領域及びドレイ
ン領域の抵抗値増を招来しない構造のMIS電界効
果半導体装置を製造できるようにするものであ
り、以下これを詳細に説明する。
びドレイン領域に於ける微少面積の側面のみが対
向するようにしながらも、ソース領域及びドレイ
ン領域の抵抗値増を招来しない構造のMIS電界効
果半導体装置を製造できるようにするものであ
り、以下これを詳細に説明する。
第３図は本発明を実施して得られたMIS電界効
果半導体装置の一例を表す要部側断面説明図であ
る。
果半導体装置の一例を表す要部側断面説明図であ
る。
図に於いて、１１は絶縁物基板、１２はｐ型シ
リコン半導体層、１３はゲート絶縁膜、１４はシ
リコン・ゲート電極、１５はn+型ソース領域、
１６はn+型ドレイン領域、１２Ａはリセス部を
それぞれ示している。
リコン半導体層、１３はゲート絶縁膜、１４はシ
リコン・ゲート電極、１５はn+型ソース領域、
１６はn+型ドレイン領域、１２Ａはリセス部を
それぞれ示している。
本発明では、前記MIS電界効果半導体装置の構
造から判るように島状の厚いｐ型シリコン半導体
層１２のチヤネル領域及びその近傍を含む部分に
リセス部１２Ａを形成して薄くなし、その薄い部
分の表面にゲート絶縁膜１３及びシリコン・ゲー
ト電極１４を形成してから例えば燐イオンの注入
を行なつてソース領域１５及びドレイン領域１６
を形成してあるので、それ等がチヤネル領域と対
向して接合を形成する部分は前記薄い部分に掛つ
ている。従つて、接合面積は必要最小限に抑えら
れ、そして、ソース領域１５及びドレイン領域１
６の大部分は厚い部分からなつているので抵抗値
も低く保たれている。
造から判るように島状の厚いｐ型シリコン半導体
層１２のチヤネル領域及びその近傍を含む部分に
リセス部１２Ａを形成して薄くなし、その薄い部
分の表面にゲート絶縁膜１３及びシリコン・ゲー
ト電極１４を形成してから例えば燐イオンの注入
を行なつてソース領域１５及びドレイン領域１６
を形成してあるので、それ等がチヤネル領域と対
向して接合を形成する部分は前記薄い部分に掛つ
ている。従つて、接合面積は必要最小限に抑えら
れ、そして、ソース領域１５及びドレイン領域１
６の大部分は厚い部分からなつているので抵抗値
も低く保たれている。
第４図は本発明を実施して得られたMIS電界効
果半導体装置の他の例を表わす要部側断面説明図
であり、第３図に関して説明した部分と同部分を
同記号で指示してある。
果半導体装置の他の例を表わす要部側断面説明図
であり、第３図に関して説明した部分と同部分を
同記号で指示してある。
本実施例が第３図実施例と相違する点は、ｎ型
不純物イオン、例えば燐イオンを注入する際に、
イオン濃度のピークが半導体層１２の薄い部分か
ら外れるように、従つて、その部分ではイオン濃
度のピークは絶縁物基板１１内に形成され図では
そのピーク領域を１点鎖線で表わし記号１７で指
示してある。また、半導体層１２の厚い部分では
ピーク領域が記号１５Ａ，１６Ａで指示してある
ように、ソース領域１５、ドレイン領域１６内に
存在するようになり、それ等の抵抗値を低減する
のに極めて有効に作用する。また、チヤネル領域
と対向して接合を形成する部分は比較的低不純物
濃度になされるから耐圧を向上させることができ
る。
不純物イオン、例えば燐イオンを注入する際に、
イオン濃度のピークが半導体層１２の薄い部分か
ら外れるように、従つて、その部分ではイオン濃
度のピークは絶縁物基板１１内に形成され図では
そのピーク領域を１点鎖線で表わし記号１７で指
示してある。また、半導体層１２の厚い部分では
ピーク領域が記号１５Ａ，１６Ａで指示してある
ように、ソース領域１５、ドレイン領域１６内に
存在するようになり、それ等の抵抗値を低減する
のに極めて有効に作用する。また、チヤネル領域
と対向して接合を形成する部分は比較的低不純物
濃度になされるから耐圧を向上させることができ
る。
以上の説明で判るように、本発明に依れば、ソ
ース領域及びドレイン領域の大部分は厚い半導体
層部分に在り、チヤネル領域と対向して接合を形
成する部分は薄い半導体層部分に在つて、前記ソ
ース領域及びドレイン領域は微少面積の側壁のみ
で、しかも、浅い接合が形成されたMIS電界効果
半導体装置を容量に製造することができ、そし
て、そのようにして得られたMIS電界効果半導体
装置は短チヤネル効果の防止、ゲート・オーバラ
ツプ容量の低減に有効であり、また、抵抗値は低
く維持されるので高速性が妨げられることもな
い。
ース領域及びドレイン領域の大部分は厚い半導体
層部分に在り、チヤネル領域と対向して接合を形
成する部分は薄い半導体層部分に在つて、前記ソ
ース領域及びドレイン領域は微少面積の側壁のみ
で、しかも、浅い接合が形成されたMIS電界効果
半導体装置を容量に製造することができ、そし
て、そのようにして得られたMIS電界効果半導体
装置は短チヤネル効果の防止、ゲート・オーバラ
ツプ容量の低減に有効であり、また、抵抗値は低
く維持されるので高速性が妨げられることもな
い。
第１図及び第２図は従来例を説明する為のMIS
電界効果半導体装置の要部側断面図、第３図及び
第４図は本発明を実施して得られたMIS電界効果
半導体装置のそれぞれ異なつた例を表す要部側断
面図である。 図に於いて、１１は基板、１２は半導体層、１
３はゲート酸化膜、１４はゲート電極、１５はソ
ース領域、１６はドレイン領域である。
電界効果半導体装置の要部側断面図、第３図及び
第４図は本発明を実施して得られたMIS電界効果
半導体装置のそれぞれ異なつた例を表す要部側断
面図である。 図に於いて、１１は基板、１２は半導体層、１
３はゲート酸化膜、１４はゲート電極、１５はソ
ース領域、１６はドレイン領域である。
Claims (1)
- 【特許請求の範囲】 １ 絶縁物基板上に島状の一導電型半導体層を形
成する工程と、 次いで、該島状の一導電型半導体層に於けるチ
ヤネル領域及びその近傍にリセス部を形成して薄
くする工程と、 次いで、該薄くされたチヤネル領域の表面にゲ
ート酸化膜及びゲート電極を形成する工程と、 次いで、該ゲート電極をマスクとして反対導電
型不純物を導入し前記チヤネル領域を介して対向
する反対導電型ソース領域及びドレイン領域を形
成する工程と が含まれてあることを特徴とするMIS電界効果半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8488480A JPS5710266A (en) | 1980-06-23 | 1980-06-23 | Mis field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8488480A JPS5710266A (en) | 1980-06-23 | 1980-06-23 | Mis field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5710266A JPS5710266A (en) | 1982-01-19 |
| JPS6331945B2 true JPS6331945B2 (ja) | 1988-06-27 |
Family
ID=13843183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8488480A Granted JPS5710266A (en) | 1980-06-23 | 1980-06-23 | Mis field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5710266A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828507B2 (ja) * | 1982-03-16 | 1996-03-21 | セイコーエプソン株式会社 | 半導体装置 |
| JPS58182272A (ja) * | 1982-04-19 | 1983-10-25 | Seiko Epson Corp | 薄膜トランジスタ |
| US5736751A (en) * | 1982-04-13 | 1998-04-07 | Seiko Epson Corporation | Field effect transistor having thick source and drain regions |
| US6294796B1 (en) * | 1982-04-13 | 2001-09-25 | Seiko Epson Corporation | Thin film transistors and active matrices including same |
| US5698864A (en) * | 1982-04-13 | 1997-12-16 | Seiko Epson Corporation | Method of manufacturing a liquid crystal device having field effect transistors |
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| JP2622661B2 (ja) * | 1982-04-13 | 1997-06-18 | セイコーエプソン株式会社 | 液晶表示パネル |
| JPS58178564A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | 薄膜トランジスタ |
| JPS62281473A (ja) * | 1986-05-30 | 1987-12-07 | Sony Corp | 電界効果型トランジスタの製法 |
| US5485028A (en) * | 1988-10-03 | 1996-01-16 | Kabushiki Kaisha Toshiba | Semiconductor device having a single crystal semiconductor layer formed on an insulating film |
| US5116771A (en) * | 1989-03-20 | 1992-05-26 | Massachusetts Institute Of Technology | Thick contacts for ultra-thin silicon on insulator films |
| US5362979A (en) * | 1991-02-01 | 1994-11-08 | Philips Electronics North America Corporation | SOI transistor with improved source-high performance |
| CA2061796C (en) * | 1991-03-28 | 2002-12-24 | Kalluri R. Sarma | High mobility integrated drivers for active matrix displays |
| JP2018148123A (ja) | 2017-03-08 | 2018-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5656675A (en) * | 1979-10-16 | 1981-05-18 | Toshiba Corp | Semiconductor device on insulated substrate |
-
1980
- 1980-06-23 JP JP8488480A patent/JPS5710266A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5710266A (en) | 1982-01-19 |
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