JPS6336533B2 - - Google Patents
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- Publication number
- JPS6336533B2 JPS6336533B2 JP58212008A JP21200883A JPS6336533B2 JP S6336533 B2 JPS6336533 B2 JP S6336533B2 JP 58212008 A JP58212008 A JP 58212008A JP 21200883 A JP21200883 A JP 21200883A JP S6336533 B2 JPS6336533 B2 JP S6336533B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- bus module
- master
- slave
- microprocessor
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test input/output devices or peripheral units
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、共通バスに、マイクロプロセツサー
と、単独又は他のデバイスを通してデータ処理が
可能な、複数個のバスモジユールが接続されてい
るデータ処理システムにおいて、上記マイクロプ
ロセツサーを使用しないで、該バスモジユールを
試験する方法に関する。
と、単独又は他のデバイスを通してデータ処理が
可能な、複数個のバスモジユールが接続されてい
るデータ処理システムにおいて、上記マイクロプ
ロセツサーを使用しないで、該バスモジユールを
試験する方法に関する。
(b) 技術の背景
最近のデータ処理システムは、製造性の向上を
図る為に、複数個のブロツクで構成される動向に
ある。
図る為に、複数個のブロツクで構成される動向に
ある。
従つて、各ブロツク単位で、予め単独試験を行
つておけば、システム全体が構成された時の総合
試験が、容易に、且つ効率良く行うことができる
ので、各ブロツク単位で独立に試験を行う方法の
確立が望まれる所以である。
つておけば、システム全体が構成された時の総合
試験が、容易に、且つ効率良く行うことができる
ので、各ブロツク単位で独立に試験を行う方法の
確立が望まれる所以である。
特に、共通バスに、マイクロプロセツサーと、
単独又は他のデバイスを通してデータ処理が可能
な、複数個のバスモジユールが接続されているデ
ータ処理システムであつて、上記マイクロプロセ
ツサーを含む第１のバスモジユール群と、他のバ
スモジユール群とが物理的に分割されて構成され
ている共通バス方式のデータ処理システムにおい
て、上記第１のバスモジユール群が、共通バスに
接続されていない状態においては、マイクロプロ
セツサーがない状態となる。
単独又は他のデバイスを通してデータ処理が可能
な、複数個のバスモジユールが接続されているデ
ータ処理システムであつて、上記マイクロプロセ
ツサーを含む第１のバスモジユール群と、他のバ
スモジユール群とが物理的に分割されて構成され
ている共通バス方式のデータ処理システムにおい
て、上記第１のバスモジユール群が、共通バスに
接続されていない状態においては、マイクロプロ
セツサーがない状態となる。
このような条件においても、上記他のバスモジ
ユール群内のバスモジユールの試験を簡単に行う
方式の確立が要望されていた。
ユール群内のバスモジユールの試験を簡単に行う
方式の確立が要望されていた。
(c) 従来技術と問題点
第１図は、本発明に関連するデータ処理システ
ムの構成を示す図である。
ムの構成を示す図である。
図面において、１，２はそれぞれ物理的に分割
されているブロツクＡ，Ｂを示している。そし
て、１１はマイクロプロセツサー（以下MPUと
いう）、１１１は割り込み信号入力ポート、１２，
２１，２３はマスター側のバスモジユール（以下
バスマスターという）、１３，２２はスレーブ側
のバスモジユール（以下バススレーブという）、
２４はホスト計算機（ホストCPU）、３は共通バ
スである。
されているブロツクＡ，Ｂを示している。そし
て、１１はマイクロプロセツサー（以下MPUと
いう）、１１１は割り込み信号入力ポート、１２，
２１，２３はマスター側のバスモジユール（以下
バスマスターという）、１３，２２はスレーブ側
のバスモジユール（以下バススレーブという）、
２４はホスト計算機（ホストCPU）、３は共通バ
スである。
本データ処理システムの動作を簡単に述べる
と、一般にはMPU１１、或いはバスマスター１
２等からバススレーブ１３等に対して、共通バス
３を通してデータ転送要求を出し、バススレーブ
１３等が該要求を受信し、その応答信号をMPU
１１等に返送すると、以後はMPU１１からの指
令に従つて、１対１対応でデータの送受信を行う
ようにして、MPU１１、バスマスター１２、バ
ススレーブ１３等のそれぞれにおいてデータ処理
が行われる。
と、一般にはMPU１１、或いはバスマスター１
２等からバススレーブ１３等に対して、共通バス
３を通してデータ転送要求を出し、バススレーブ
１３等が該要求を受信し、その応答信号をMPU
１１等に返送すると、以後はMPU１１からの指
令に従つて、１対１対応でデータの送受信を行う
ようにして、MPU１１、バスマスター１２、バ
ススレーブ１３等のそれぞれにおいてデータ処理
が行われる。
従つて、本データ処理システムにおいては、
MPU１１、バスマスター１２等からの起動に従
つて、データ処理が行われる所に特徴がある。割
り込み動作についても同様である。
MPU１１、バスマスター１２等からの起動に従
つて、データ処理が行われる所に特徴がある。割
り込み動作についても同様である。
従来、このようなシステムにおいて、機能試験
を行う場合、本図に示されるように、完全にシス
テムを構成した状態で行うのが通例であり、具体
的には、各バスモジユールからMPU１１の割り
込み信号入力ポート１１１に、試験の為の割り込
み要求を送出し、MPU１１が該要求を受け付け
ると、その割り込みの種別に従つて、MPU１１
が共通バス３を通して、該共通バス３に接続され
ているバスモジユールの試験を行う方法を採つて
いた。
を行う場合、本図に示されるように、完全にシス
テムを構成した状態で行うのが通例であり、具体
的には、各バスモジユールからMPU１１の割り
込み信号入力ポート１１１に、試験の為の割り込
み要求を送出し、MPU１１が該要求を受け付け
ると、その割り込みの種別に従つて、MPU１１
が共通バス３を通して、該共通バス３に接続され
ているバスモジユールの試験を行う方法を採つて
いた。
従つて、MPU１１がないと、MPU１１に対す
るバスモジユールを試験する為の割り込み動作が
できない為、MPU１１を含むブロツク１を除外
してのバスモジユールの試験は不可能であつた。
るバスモジユールを試験する為の割り込み動作が
できない為、MPU１１を含むブロツク１を除外
してのバスモジユールの試験は不可能であつた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、共通バスに、
マイクロプロセツサーと、単独又は他のデバイス
を通してデータ処理が可能な、複数個のバスモジ
ユールが接続されているデータ処理システムであ
つて、上記マイクロプロセツサーを含む第１のバ
スモジユール群と、他のバスモジユール群とが物
理的に分割されて構成されている共通バス方式の
データ処理システムにおいて、上記第１のバスモ
ジユール群が、共通バスに接続されていなくて、
マイクロプロセツサーがない状態においても、上
記他のバスモジユール群内の、１対１対応のバス
モジユール相互において、試験ができる方法を提
供することを目的とするものである。
マイクロプロセツサーと、単独又は他のデバイス
を通してデータ処理が可能な、複数個のバスモジ
ユールが接続されているデータ処理システムであ
つて、上記マイクロプロセツサーを含む第１のバ
スモジユール群と、他のバスモジユール群とが物
理的に分割されて構成されている共通バス方式の
データ処理システムにおいて、上記第１のバスモ
ジユール群が、共通バスに接続されていなくて、
マイクロプロセツサーがない状態においても、上
記他のバスモジユール群内の、１対１対応のバス
モジユール相互において、試験ができる方法を提
供することを目的とするものである。
(e) 発明の構成
そしてこの目的は、本発明によれば、マイクロ
プロセツサーを含まないで、バスモジユール群だ
けで構成されるブロツクにおいて、バススレーブ
から、バスマスターに、試験の為の割り込み要求
を行うことができる手段と、上記バスマスター
に、上記割り込み要求をラツチして、該割り込み
の種別に従つて、バススレーブを試験する手段と
を設け、該手段によつて、上記MPUを含むバス
モジユール群が接続されていない時でも、上記ブ
ロツクだけで、バスマスターからバススレーブを
試験することができる方法を提供することによつ
て達成され、MPUを含まないブロツクにおいて
も、１対１対応のバスモジユール間の試験ができ
る利点がある。
プロセツサーを含まないで、バスモジユール群だ
けで構成されるブロツクにおいて、バススレーブ
から、バスマスターに、試験の為の割り込み要求
を行うことができる手段と、上記バスマスター
に、上記割り込み要求をラツチして、該割り込み
の種別に従つて、バススレーブを試験する手段と
を設け、該手段によつて、上記MPUを含むバス
モジユール群が接続されていない時でも、上記ブ
ロツクだけで、バスマスターからバススレーブを
試験することができる方法を提供することによつ
て達成され、MPUを含まないブロツクにおいて
も、１対１対応のバスモジユール間の試験ができ
る利点がある。
(f) 発明の実施例
以下本発明の実施例を図面によつて詳述する。
第２図が本発明の一実施例を示した図であり、
２１はバスマスターＭ、２２はバススレーブＳ、
２３はバスマスターM′，２４はホスト計算機
（ホストCPU）で、前述のバスモジユールに接続
されるデバイスに相当するものである。
２１はバスマスターＭ、２２はバススレーブＳ、
２３はバスマスターM′，２４はホスト計算機
（ホストCPU）で、前述のバスモジユールに接続
されるデバイスに相当するものである。
バスマスターＭ２１において、２１０は試験の
為の割り込み要求フリツプフロツプ（以下
INTRQという）、２１１は試験モードフリツプ
フロツプ（以下TESTという）、２１２，２１４
はアンド回路、２１３は否定入力を持つアンド回
路、２１５はバススレーブＳからの試験の為の割
り込み要求信号（以下TINTという）のラツチ回
路（TRL）である。そして、２１１，２１２，
２１３が上記TEST信号による割り込み要求信号
TINTをMPU１１に送出するか、上位のバスマ
スター（例えば、バスマスターM′）に送出する
かの切り替えを行う回路を構成する。
為の割り込み要求フリツプフロツプ（以下
INTRQという）、２１１は試験モードフリツプ
フロツプ（以下TESTという）、２１２，２１４
はアンド回路、２１３は否定入力を持つアンド回
路、２１５はバススレーブＳからの試験の為の割
り込み要求信号（以下TINTという）のラツチ回
路（TRL）である。そして、２１１，２１２，
２１３が上記TEST信号による割り込み要求信号
TINTをMPU１１に送出するか、上位のバスマ
スター（例えば、バスマスターM′）に送出する
かの切り替えを行う回路を構成する。
バススレーブＳ２２において、２２０，２２
１，２２２，２３２はバスマスターＭ２１におけ
る上記２１０，２１１，２１２，２１３と同じも
のである。この場合２２１，２２２，２２３が前
記TEST信号による割り込み要求信号をMPU１
１に送出するか、バスマスターＭ２１に送出する
かの切り替えを行う回路を構成している。
１，２２２，２３２はバスマスターＭ２１におけ
る上記２１０，２１１，２１２，２１３と同じも
のである。この場合２２１，２２２，２２３が前
記TEST信号による割り込み要求信号をMPU１
１に送出するか、バスマスターＭ２１に送出する
かの切り替えを行う回路を構成している。
バススレーブＳ２２のアンド回路２２２からバ
スマスターＭ２１のアンド回路２１４に対して、
上記TINTの信号を接続する。
スマスターＭ２１のアンド回路２１４に対して、
上記TINTの信号を接続する。
上記割り込み要求信号の切り替え回路と、バス
スレーブＳ２２からバスマスターＭ２１への接続
路TINTと、該TINT信号をバスマスターＭ２１
においてラツチする回路TRL２１５が本発明を
実施するのに必要なものである。
スレーブＳ２２からバスマスターＭ２１への接続
路TINTと、該TINT信号をバスマスターＭ２１
においてラツチする回路TRL２１５が本発明を
実施するのに必要なものである。
第１図を参照しながら、第２図によつて本発明
を実施した場合の動作を説明する。
を実施した場合の動作を説明する。
今、ブロツクＡが共通バス３に接続されていな
いものとして、ブロツクＢ側において、単独でバ
スモジユール間の試験を行う場合を考える。
いものとして、ブロツクＢ側において、単独でバ
スモジユール間の試験を行う場合を考える。
この場合、バスマスターＭ２１とバススレーブ
Ｓ２２のTEST２１１，２２１ををオンにセツト
し、バススレーブＳ２２のINTRQ２２０をオン
にして試験の為の割り込み要求を出すと、TEST
２２１がオンとなつているので、MPU１１に対
する割り込み要求は、否定入力を持つアンド回路
２２３において閉塞され、アンド回路２２２によ
つてTINT信号としてバスマスターＭ２１に送出
され、バスマスターＭ２１においては、アンド回
路２１４で論理積がとれ、TRL２１５をオンに
セツトする。
Ｓ２２のTEST２１１，２２１ををオンにセツト
し、バススレーブＳ２２のINTRQ２２０をオン
にして試験の為の割り込み要求を出すと、TEST
２２１がオンとなつているので、MPU１１に対
する割り込み要求は、否定入力を持つアンド回路
２２３において閉塞され、アンド回路２２２によ
つてTINT信号としてバスマスターＭ２１に送出
され、バスマスターＭ２１においては、アンド回
路２１４で論理積がとれ、TRL２１５をオンに
セツトする。
TRL２１５がオンになると、本来バススレー
ブＳ２２とMPU１１との間で取り決められてい
た手順に相当する試験動作を、バスマスターＭ２
１が行うように動作し、バススレーブＳ２２に対
する機能試験を、バスマスターＭ２１が行うこと
ができる。
ブＳ２２とMPU１１との間で取り決められてい
た手順に相当する試験動作を、バスマスターＭ２
１が行うように動作し、バススレーブＳ２２に対
する機能試験を、バスマスターＭ２１が行うこと
ができる。
同じようにして、バスマスターＭ２１の試験
も、バスマスターＭ２１のアンド回路２１２から
送出されるTINT信号をバスマスターM′２３に
接続し、本来バスマスターＭ２１とMPU１１と
の間で取り決められていた手順に相当する試験動
作を、バスマスターM′２３に行わせることによ
り、バスマスターＭ２１に対する機能試験をバス
マスターM′２３が行うことができる。
も、バスマスターＭ２１のアンド回路２１２から
送出されるTINT信号をバスマスターM′２３に
接続し、本来バスマスターＭ２１とMPU１１と
の間で取り決められていた手順に相当する試験動
作を、バスマスターM′２３に行わせることによ
り、バスマスターＭ２１に対する機能試験をバス
マスターM′２３が行うことができる。
上記、詳細に説明したMPUがない状態での、
バスモジユール間の試験方法を模式的に示したも
のが第３図であつて、イはバスマスターＭ２１が
バススレーブＳ２２を試験する場合を示し、ロは
バスマスターM′２３がバスマスターＭ２１を試
験する場合を示している。
バスモジユール間の試験方法を模式的に示したも
のが第３図であつて、イはバスマスターＭ２１が
バススレーブＳ２２を試験する場合を示し、ロは
バスマスターM′２３がバスマスターＭ２１を試
験する場合を示している。
(g) 発明の効果
以上、詳細に説明したように、本発明の試験方
式は、バススレーブＳからの試験の為の割り込み
要求信号TINTを、通常においてはマイクロプロ
セツサーMPUに送出されるのを、バススレーブ
Ｓに設けられている切り替え回路で、バスマスタ
ーＭに送出し、バスマスターＭ内に設けられてい
る割り込み要求ラツチTRLにラツチさせること
により、本来バススレーブＳとマイクロプロセツ
サーMPU間で、取り決められた手順に相当する
動作をバスマスターＭが行うように制御されるの
で、共通バス方式のデータ処理システムにおい
て、マイクロプロセツサーMPUが接続されてい
ない状態においても、共通バスに接続されている
バスモジユール間で（但し、バスマスターＭから
バススレーブＳの試験に限定される）のみ機能試
験を行うことができる効果がある。
式は、バススレーブＳからの試験の為の割り込み
要求信号TINTを、通常においてはマイクロプロ
セツサーMPUに送出されるのを、バススレーブ
Ｓに設けられている切り替え回路で、バスマスタ
ーＭに送出し、バスマスターＭ内に設けられてい
る割り込み要求ラツチTRLにラツチさせること
により、本来バススレーブＳとマイクロプロセツ
サーMPU間で、取り決められた手順に相当する
動作をバスマスターＭが行うように制御されるの
で、共通バス方式のデータ処理システムにおい
て、マイクロプロセツサーMPUが接続されてい
ない状態においても、共通バスに接続されている
バスモジユール間で（但し、バスマスターＭから
バススレーブＳの試験に限定される）のみ機能試
験を行うことができる効果がある。
第１図は本発明に関連するデータ処理システム
の構成例をブロツク図で示した図、第２図は本発
明の一実施例を示した図、第３図は本発明のバス
モジユール間の試験を模式的に示した図である。 図面において、１，２は本発明に関連するデー
タ処理システムにおいて、物理的に分離されたブ
ロツクＡ，Ｂ，１１はマイクロプロセツサー
MPU、１２はバスマスター、１３はバススレー
ブ、３は共通バス、２１はバスマスターＭ、２２
はバススレーブＳ，２３はバスマスターM′、２
１０，２２０は割り込み要求フリツプフロツプ
INTRQ、２１１，２２１は試験モードフリツプ
フロツプTEST、２１５は割り込み要求信号をラ
ツチする回路TRL、TINTは割り込み要求信号、
をそれぞれ示す。
の構成例をブロツク図で示した図、第２図は本発
明の一実施例を示した図、第３図は本発明のバス
モジユール間の試験を模式的に示した図である。 図面において、１，２は本発明に関連するデー
タ処理システムにおいて、物理的に分離されたブ
ロツクＡ，Ｂ，１１はマイクロプロセツサー
MPU、１２はバスマスター、１３はバススレー
ブ、３は共通バス、２１はバスマスターＭ、２２
はバススレーブＳ，２３はバスマスターM′、２
１０，２２０は割り込み要求フリツプフロツプ
INTRQ、２１１，２２１は試験モードフリツプ
フロツプTEST、２１５は割り込み要求信号をラ
ツチする回路TRL、TINTは割り込み要求信号、
をそれぞれ示す。
Claims (1)
- １ 共通バスに、マイクロプロセツサーと、単独
又は他のデバイスを通してデータ処理が可能で、
且つマスターとスレーブに分けられ、マスター側
からの要求に従つて相互にデータの授受ができ
る、複数個のバスモジユールが接続されているデ
ータ処理システムであつて、上記マイクロプロセ
ツサーを含む第１のバスモジユール群と、他のバ
スモジユール群とが物理的に分割されて構成され
ていて、通常は全構成の状態にあつて、各バスモ
ジユールからマイクロプロセツサーに試験の為の
割り込み要求を送出し、マイクロプロセツサーが
該要求を受け付けると、その割り込みの種別に従
つた試験を行うことができるように構成されたデ
ータ処理システムにおいて、上記他のバスモジユ
ール群を構成する複数個のバスモジユールのスレ
ーブ側のバスモジユールから、マスター側のバス
モジユールに、試験の為の割り込み要求を行うこ
とができる手段と、上記マスター側のバスモジユ
ールに、上記割り込み要求をラツチして、該割り
込みの種別に従つて、スレーブ側のバスモジユー
ルを試験する手段とを設け、該手段によつて、上
記第１のバスモジユール群が接続されていない時
でも、上記他のバスモジユール群だけで、マスタ
ー側のバスモジユールからスレーブ側のバスモジ
ユールを試験することができるようにしたことを
特徴とする試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212008A JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58212008A JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105057A JPS60105057A (ja) | 1985-06-10 |
| JPS6336533B2 true JPS6336533B2 (ja) | 1988-07-20 |
Family
ID=16615353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58212008A Granted JPS60105057A (ja) | 1983-11-11 | 1983-11-11 | 試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105057A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4311883A1 (de) * | 1993-04-10 | 1994-10-13 | Tehalit Gmbh | EIB-Modul |
-
1983
- 1983-11-11 JP JP58212008A patent/JPS60105057A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60105057A (ja) | 1985-06-10 |
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