JPS6337670A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体素子に関し、特にヘテロ接合を有した化
合物半導体の電界効果トランジスタ（以下ＦＥＴという
）に関するものである。

（従来の技術） この種のへテロ接合を有するＦＥＴは文献ソリッドステ
イトデバイス・アンド・マテリアルズ（Ｅｘｔｅｎｄｅ
ｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　ｔｈｅ　１６　ｔｈ（
１９８４Ｉｎｔｅｒｎａｔｉｏｎａｌ　）Ｃｏｎｆｅｒ
ｅｎｃｅ　ｏｎ　５ｏｌｉｄ　５ｔａｔｅＤｅｖｉｃｅ
ｓ　　ａｎｄ　Ｍａｔｅｒｉａｌｓ　）＋神戸、１９８
４　、ｐ、ｐ、３５５−３５８に記載されている。一般
にＡｔＧａＡｓ　／　ＧａＡｓヘテロ接合を有するＦＥ
Ｔは、半絶縁性ＧａＡｓ基板上にエピタキシャル成長法
によりバッファ層としてノンドープＧａＡｓ層を１μｍ
以上の厚さに積層し、続いてヘテロ接合を形成する高抵
抗のＧａＡｓ層及び電子親和力がこのＧａＡｓ層より小
であると共に不純物がドープされたｎ型のＡｔＧ　ａ　
Ａ　ｓ層と、このＡｔＧａＡｓ層上に設けられたケ°−
ト電柩と、このケ゛−ト電極の両側に形成されたソース
電極及びドレイン電極とを備え、前記ケ０−ト電極への
印加電圧によりＡｔＧａＡｓ／ＧａＡｓヘテロ界面に発
生し２次元量子化された電子を空乏化したＡｔＧａＡｓ
層のキヤ・母シタンスで変調し、電界効果トランジスタ
の動作を行う。

（発明が解決しようとする問題点） しかしながら以上述べた従来の方法では、バッファ層と
してのノンドープＧａＡｓ層の厚さを１μｍと厚くエピ
タキシャル成長するため成長時間が長くかかる欠点があ
った。又ＦＥＴの閾値電圧は、バッファ層の膜質に依存
しており再現性良く一定閾値電圧のＦＥＴを得るために
は、バッファ層の膜質を安定させる必要があった。特に
、エピタキシャル成長層へのイオン打込み後の活性化率
の再現性は満足できるものではなかった。

そこで、本発明はエピタキシャル成長の時間が短かく、
閾値電圧の再現性の高い、高速ＦＥＴを提供することを
目的とする。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、ヘテロ接合を有
したＦＥＴにおいて、ＧａＡｓ等の第１化合物半導体の
基体と、この基体上に直接あるいはこの第１化合物半導
体の極薄いバッファ層を介して積層されたこの第１化合
物半導体より小さい電子親和力を有する第２化合物半導
体層と、この第１化合物半導体及び第２化合物半導体層
であってこの基体の表層に形成されたチャンネル層と、
このチャンネル層上に形成されたショットキ障壁をなす
制御電極とを備えてなる構造とし、その製造方法は、第
１化合物半導体の基体上に直接あるいはエピタキシャル
成長させたこの第１化合物半導体の極薄いバッファ層を
介してこの第１化合物半導体より小さい電子親和力を有
する第２化合物半導体層をエピタキシャル成長させ、ド
ナーとなる不純物原子をこの基体の表面からイオン注入
することにより前記基体あるいは前記バッファ層を含む
深さのｎ型のチャンネル層を形成し、しかる後前記基体
上のエピタキシャル成長層と前記基体との界面に存在す
る結晶欠陥が回復する温度、好ましくは７００〜９００
℃程度でアニールするものであり、あるいは、第１化合
物半導体の基体上に直接あるいはエピタキシャル成長さ
せたこの第１化合物半導体の啄薄いバッファ層上にこの
第１化合物半導体のｎ型層をエピタキシャル成長させ、
この第１化合物半導体のｎ型層上にこの第１化合物半導
体より小さい電子親和力を有するｎ型第２化合物半導体
層をエピタキシャル成長させしかる後前記基体上のエピ
タキシャル成長層と前記基体との界面に存在する結晶欠
陥が回復する温度でアニールするものである。

（作用） 本発明によれは、以上のようにヘテロ接合ＦＥＴにおい
て、バッファ層を設けないあるいは設けても２００ｘ程
度以下の極薄い層による構成としたので、従来に比ベエ
ビタキシャル成長の時間を大幅に削減できる。また、基
体を含む深さのチャンネル層は、基体とエピタキシャル
成長層との界面に存在する結晶欠陥を回復する温度でア
ニールすることにより、バッファ層を設けなくてもＦＥ
Ｔの素子特性を悪化させることはなく、さらに一定量値
電圧のＦＥＴを再現性良く得ることができる。

（実施例） 第１図（、）〜（ｄ）は、この発明の詳細な説明するた
めのＦＥＴの工程断面図であり、以下図面に清って説明
する。

まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１上に分子線エピタキシャル成長（ＭＢＥ）法により
、３０Ｘ厚さのノンドープＧａＡｓ層２（バッファ層）
及び１５０Ｘ厚さのノンドーｆＡｔｏ、　５Ｇ　ａ　ｏ
、　７　Ａ　ｓ層３を連続に成長させる。

次に、第１図（ｂ）に示すように、表面からＳｉを注入
エネルギー３０　ｋＶ　、ドーズ量２．６Ｘ１０　　ｃ
ｍ　　の条件でイオン注入することにより６００Ｘ程度
深さのチャンネル層となるｎ層４を形成する。

次に、第１図（ｃ）に示すように、Ｗ−Ａｔのケ９−ト
電極５をチャンネル層４上に形成し、このケ°−ト電極
５をマスクとしてＳｉを注入エネルギー１００　ｋＶ　
。

ドーズ量１．５　Ｘ　１０”ｃｍ　２の条件でイオン注
入することによりソース・ドレイン領域となるｎ層６を
形成する。

次に、図示しない５ｉＯ７を全面に被着して８００℃の
温度で２０分間アニールすることによりｎ層４及びｎ　
層６のＳｉの活性化を行ない、この５ＩＯ２を除去した
後、第１図（ｄ）に示すように、ｎ層上にオルミック接
触をなすＡｕＧｅ　／Ｎｉ　／Ａｕによりソース電極７
及びドレイン電極８を形成するものである。

チャンネル層４はエピタキシャル成長層（２，３）と半
絶縁性ＧａＡｓ基板１の界面を含み、はぼ半絶縁性Ｇａ
Ａｓ基板１内に形成されている。そこでチャンネル層４
を形成するイオン注入法により注入されたＳｉの活性化
率は半絶縁性ＧａＡｓ基板１の質により決まっている。

第２図（、ａ）及び（ｂ）は、それぞれ本発明によるエ
ンハンスメントモードＦＥＴ及びデデレーションモード
ＦＥＴの電流−電圧特性（以下Ｉ−Ｖ特性という）を示
している。ＦＥＴは共にケ゛−ト長０８μｍ、ダート幅
１０μｍである。本発明によるＦＥＴはチャンネル層内
にエピタキシャル成長層と基板との界面を含むが８００
℃の温度でアニールしているので、第２図（ａ）　、　
（ｂ）のＩ−Ｖ特性かられかるように、界面におけるト
ラップ等による悪影響は見られない。

以上説明したように、エピタキシャル成長層の成長は分
子線エピタキシャル成長法により行ない、ＧａＡｓの成
長速度は１μｍ／時でありＡｔｏ、３Ｇａｏ、、Ａｓの
成長速度は１．４μｍ／時である。従来の構造によりＧ
ａＡｓパ、ファ層を１μｍ設けた場合の成長時間は１時
間３９秒となるが本発明実施例の構造によれば成長時間
は４９秒と短縮ができる。又イオン注入により打込んだ
Ｓｉの活性化率の明らかになっている半絶縁性ＧａＡｓ
基板を用いることにより作製するＦＥＴ０閾値電圧の制
御性と再現性を高めることができる。

尚、本発明の実施例では、基板及びエピタキシャル成長
層としてＧａＡｓ系化合物半導体を用いた場合について
述べたが、基板とエピタキシャル成長層とは異なる電子
親和力を有し且つ格子定数の近い他の化合物半導体を用
いることもできる。また、実施例ではバッファ層として
ノンドープＧａＡｓ層２を３０Ｘ厚さに成長させている
が、このバッファ層は設けずに、基板１上に直接ｋＬｏ
、３Ｇ　ａ　ｏ　、７　Ａ　８層３を成長させてもよい
。また、実施例ではｎ　層６を形成した後でちってソー
ス電極７及びドレイン重積８を形成する前に、８００℃
２０分間のアニールを行っているカ、アニールの条件は
基板ｌとエピタキシャル成長層との界面に存在する結晶
欠陥を回復することのできるアニ一ルの条件であれば良
く、また、アニールはデート電極５、ソース電極、ドレ
イン電極を耐熱性のある金属を用いることにより、ケ゛
−ト電極５を形成する前あるいはソース電極７及びドレ
イン電極８を形成した後に行っても良い。また、実施例
ではチャンネル層としてのｎ層４をイオン注入により形
成しているがドナーをドープしたエピタキシャル成長法
を用いて形成しても良い。

（発明の効果） 以上詳細に説明したように、本発明によればペテロ接合
ＦＥＴにおいて、バッファ層を設けないあるいは設けて
も２００Ｘ程度以下の極薄い層による構成とし、また、
基体を含む深さのチャンネル層は、基体とエピタキシャ
ル成長層との界面に存在する結晶欠陥を回復する温度で
アニールしているので、一定量値電圧の高速ＦＥＴを再
現性良く、高スルーブツトでイ４ることかできる。

【図面の簡単な説明】

第１図（、）〜（ｄ）は、この発明の詳細な説明するた
めのＦＥＴの工程断面図であり、第２図（、）及び（ｂ
）は、それぞれ本発明によるエンハンスメントモードＦ
ＥＴ及びデゾレーションモードＦ’ＥＴのＩ−Ｖ特性を
示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ノンドープＧ
ａＡｓ層、３・・・ノンドープＡＺ　Ｏ，ｓ　Ｇ　ａ　
ｏ　、７　Ａ　８層、４・・・ｎ層、５　・ｒ−ト電極
、６・−ソース電極、７・・・ドレイン電極。 特許出願人　　沖電気工業株式会社 ＦＥＴのＩ電ＩｙＶ命図（富紗ｌ） 第１図 （α）　（１ン１＼ソスノントモ−ｒ＋＝Ｅ−ｔ）（ｉ
））　　　（７’）Ｌｚ−ソｉ：／　％−）ｊ　ＦＥＴ
ＪＦＥＴのＩ−Ｖ特性１元マロ 第２図 １、事件の表示 昭和６１年　特　許　願第１８００９２号２、発明の名
称 半導体素子及びその製造方法 ３、補正をする者 事件との関係　　　　　　特　許　出　願　人任　所（
〒１０５）　　東京都港区虎ノ門１丁目７番１２号４、
代理人 住　所（〒１０５）　　東京都港区虎ノ門１丁目７１１
１２号５、補正の対象　明ｆｆｌ書中「発明の詳細な説
明」の欄、「図面の簡単な説明」の欄及び図面　１． ６　補正の内容　別紙の通り　　　　　　　　Ｎ’　、
葛、’召Ｓ６、補正の内容 （１）明細書第３頁第１３行目に「１μｍ以上」とある
のを「１μｍ程度」と補正する。 （２）同書同頁第１４行目に「高抵抗」とあるのを「ｎ
型」と補正する。 １司 （３）　　同書！＋頁第１６行目に「ｎ型の」とあるの
を「ｐ型組と補正する。 （４）同書第４頁第１４行目に「閾値電圧の再現性」と
あるのと「閾値電圧制御の再現性」と補正する。 （５）　　同書第７頁第９行目にｒ　３０　ｋｖ　Ｊと
あるのをｒ　３０　ｋｅＶ　Ｊと補正する。 （６）　　同書同頁第１０行目に「注入することにより
６００ＸＪとあるのを「注入することによりＡｔＧａＡ
ｓ層の表面より６００Ｘ」と補正する。 （７）　　同書第８頁第４行目から第９行目に「チャン
ネル層４は・・・決まっている。」とあるのを下記のよ
うに補正する。 ［チャンネル層４は薄いエピタキシャル成長層（２，３
）と半絶縁性ＧａＡｓ基板１の界面を含み、且つ注入イ
オン濃度の高い領域（ピーク）は基板１に形成される。 ＡｔＧａＡｓ層での注入イオンの活性化率はＧａＡｓ基
板１と比べて約１７３と低く、また、注入イオンの濃度
も低いためＡｔＧａＡｓ層は完全に空乏化し電導層とし
ては機能しない。このため、ＧａＡｓ基板に注入された
Ｓｉイオンの活性化率により、ＦＥＴのしきい値電圧（
Ｖｔｈ　）が決まる。」 （８）同書第１１頁第８行目に「６・・・ソース電極、
７・・・ドレイン電導。」とあるのを「６・・・を層、
７・・・ソース電極、８−・・ドレイン電極。」と補正
する。 （９）　　図面［第１図（ｅ）　、　（ｄ）　Ｊを別紙
の通り補正する。

Claims (1)

1. 【特許請求の範囲】 １）第１化合物半導体の基体と、 該基体上に直接あるいは該第１化合物半導体の極薄いバ
   ッファ層を介して積層された該第１化合物半導体より小
   さい電子親和力を有する第２化合物半導体層と、 該第１化合物半導体及び第２化合物半導体層であって該
   基体の表層に形成されたチャンネル層と、該チャンネル
   層上に形成されたショットキ障壁をなす制御電極とを備
   えてなることを特徴とする半導体素子。 ２）第１化合物半導体の基体上に直接あるいはエピタキ
   シャル成長させた該第１化合物半導体の極薄いバッファ
   層を介して該第１化合物半導体より小さい電子親和力を
   有する第２化合物半導体層をエピタキシャル成長させる
   工程と、 ドナーとなる不純物原子を該基体の表面からイオン注入
   することにより前記基体あるいは前記バッファ層を含む
   深さのｎ型のチャンネル層を形成する工程と、 しかる後前記基体上のエピタキシャル成長層と前記基体
   との界面に存在する結晶欠陥が回復する温度でアニール
   する工程とを備えてなることを特徴とする半導体素子の
   製造方法。 ３）第１化合物半導体の基体上に直接あるいはエピタキ
   シャル成長させた該第１化合物半導体の極薄いバッファ
   層上に該第１化合物半導体のｎ型層をエピタキシャル成
   長させる工程と、 該第１化合物半導体のｎ型層上に該第１化合物半導体よ
   り小さい電子親和力を有するｎ型第２化合物半導体層を
   エピタキシャル成長させる工程と、しかる後前記基体上
   のエピタキシャル成長層と前記基体との界面に存在する
   結晶欠陥が回復する温度でアニールする工程とを備えて
   なることを特徴とする半導体素子の製造方法。