JPS60134480A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60134480A JPS60134480A JP58241996A JP24199683A JPS60134480A JP S60134480 A JPS60134480 A JP S60134480A JP 58241996 A JP58241996 A JP 58241996A JP 24199683 A JP24199683 A JP 24199683A JP S60134480 A JPS60134480 A JP S60134480A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- doped
- impurity
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は化合物半導体を用いた半導体装置に係り、特に
ゲートリークのないＦＥＴの構造に関する。
ゲートリークのないＦＥＴの構造に関する。
本発明は次の如き構造を持つ半導体装置の改良に係わる
ので、その構造を略述する。
ので、その構造を略述する。
キャリア移動領域を構成するためのへテロ接合を形成す
る第１および第２の半導体層と、キャリアの制御手段と
、キャリアの送受手段とを少なくとも有する半導体装置
において、前記キャリアの送受手段の間の半導体層には
不純物を１０” ａｍ −３以下しか含まない領域を有
する。
る第１および第２の半導体層と、キャリアの制御手段と
、キャリアの送受手段とを少なくとも有する半導体装置
において、前記キャリアの送受手段の間の半導体層には
不純物を１０” ａｍ −３以下しか含まない領域を有
する。
これまでの構造をＥｎｈａｎｓｍｅｎｔ形ＦＥＴ （以
下Ｅ−ＦＥＴと言う。）を例に取り詳しく説明する。
下Ｅ−ＦＥＴと言う。）を例に取り詳しく説明する。
第１図は従来のＥ−５ＡＨＦＥＴの断面構造を示したも
のである。製造方法は半絶縁性Ｇ ａ Ａ ｓ単結晶（
１１）ウェハー上に、ＭＢＥ （分子線成長）法、ＯＭ
−ＣＶＤ （有機金属−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｃｅｐｏｓｉｔｉｏｎ ）法等により、ｕｎ−ｄｏｐｅ
Ｇ ａ Ａ ｓ（１２）−ＧａＡＵＡｓ（１３）−Ｇ
ａ Ａ ｓ （１４）の層構造を有するウェハーをエ
ピタキシャル成長させる。
のである。製造方法は半絶縁性Ｇ ａ Ａ ｓ単結晶（
１１）ウェハー上に、ＭＢＥ （分子線成長）法、ＯＭ
−ＣＶＤ （有機金属−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｃｅｐｏｓｉｔｉｏｎ ）法等により、ｕｎ−ｄｏｐｅ
Ｇ ａ Ａ ｓ（１２）−ＧａＡＵＡｓ（１３）−Ｇ
ａ Ａ ｓ （１４）の層構造を有するウェハーをエ
ピタキシャル成長させる。
本構造のウェハーは総てノンドープのため、ヘテロ界面
には担体は誘起されない。又ゲート電極（１５）に電圧
を印加し、該界面に担体を誘起せしめた場合においても
、該担体はゲート直下界面のみ誘起されるためソース（
１６）、ドレイン（１６’ ）（Ｓ−Ｄ）電極と誘起さ
れた該担体との間に高抵抗層が存在し、電気的接続は不
可能となる。このため形成したゲート電極をマスクとし
てイオン注入を行い、ゲート直下の誘起された担体と接
続するための不純物ドーピング（１７，１７’）を行う
。
には担体は誘起されない。又ゲート電極（１５）に電圧
を印加し、該界面に担体を誘起せしめた場合においても
、該担体はゲート直下界面のみ誘起されるためソース（
１６）、ドレイン（１６’ ）（Ｓ−Ｄ）電極と誘起さ
れた該担体との間に高抵抗層が存在し、電気的接続は不
可能となる。このため形成したゲート電極をマスクとし
てイオン注入を行い、ゲート直下の誘起された担体と接
続するための不純物ドーピング（１７，１７’）を行う
。
その後Ｓ−Ｄ電極を形成して半導体装置（以下、こうし
た装置を５ＡＨＦＥＴと略述する。）を完成させる。こ
の際問題となるのはイオン注入プロファイルがガウス分
布している結果、活性化した不純物が、結晶表面まで存
在するため、ゲート電極との接触部分においてリーク、
即ちＳ−Ｇ、Ｇ−Ｄ間にリークが生ずることがある。こ
の様なリークの発生する割合は単体素子で約１５％程度
あった。
た装置を５ＡＨＦＥＴと略述する。）を完成させる。こ
の際問題となるのはイオン注入プロファイルがガウス分
布している結果、活性化した不純物が、結晶表面まで存
在するため、ゲート電極との接触部分においてリーク、
即ちＳ−Ｇ、Ｇ−Ｄ間にリークが生ずることがある。こ
の様なリークの発生する割合は単体素子で約１５％程度
あった。
この数値は単体素子でも勿論問題となるが、集積化した
場合は、特に問題となり、集積化素子においては動作不
能、あるいは動作不安定などの現象を生じ、実用化には
耐えない。
場合は、特に問題となり、集積化素子においては動作不
能、あるいは動作不安定などの現象を生じ、実用化には
耐えない。
本発明の目的は、５ＡＨＦＥＴの持つ良好な特性を維持
すると共に上記の欠点を改良し、安定な動作と高歩留り
を実現するための素子構造を提供することにある。
すると共に上記の欠点を改良し、安定な動作と高歩留り
を実現するための素子構造を提供することにある。
イオン注入等による不純物のドーピングは本質的にはへ
テロ界面に誘起される担体近傍になされれば良く、結晶
表面までドーピングする必要はない。この様にすればゲ
ート耐圧を保証できる。そのためにはゲート電極形成部
分をｕｎ −ｄｏｐｅの結晶又は、低濃度の例えばＧ
ａ Ａ ｓ 、 Ｇ ａ Ａ １１ Ａ ｓ等とするの
が最も簡便で、且つ信頼性の高い素子構造と言える。
テロ界面に誘起される担体近傍になされれば良く、結晶
表面までドーピングする必要はない。この様にすればゲ
ート耐圧を保証できる。そのためにはゲート電極形成部
分をｕｎ −ｄｏｐｅの結晶又は、低濃度の例えばＧ
ａ Ａ ｓ 、 Ｇ ａ Ａ １１ Ａ ｓ等とするの
が最も簡便で、且つ信頼性の高い素子構造と言える。
この様に本発明は装置の電極形成部における構成に係わ
り、実施例の具体構造に限定されないことはいうまでも
ない。
り、実施例の具体構造に限定されないことはいうまでも
ない。
以下本発明を実施例により詳細に説明する。
実施例１
第２図は本発明の５ＡＨＦＩＩ！Ｔの構造の断面図を示
したものである。
したものである。
図中２１はＧ ａ Ａ ｓ半絶縁性基板結晶、２２はｕ
ｎ −ｄｏｐｅ Ｇ ａ Ａ ｓ層で、結晶性を良くす
るために大略１μｍ成長しである。、２３はＧ ａ Ａ
Ｑ Ａ ｓ層で、そのＡＱの量は０．３であり、その
厚さは大略５００Ａとした。担体は２２のＧ ａ Ａ
ｓ層と、該Ｇ ａ Ａ Ｑ Ａ ｓ層２３の界面に誘起
される。２４は表面安定化のためのＧ ａ Ａ ｓ層で
、その厚さは大略２００Ａある。２１〜２４までの層を
ＭＢＥで成長させた後ゲート形成部に５ｉｎＳｌのダミ
ーゲートを形成し該ダミーゲートをマスクにして、ヘテ
ロ界面のごく近傍が不純物量が最大の位置となる様な加
速電圧でＧａＡｓ層２３、ＧａＡｓ層２３層も含めてイ
／ン注入し、活性化のためのアニールを行い不純物のド
ーピングされた部分２６を形成する。本実施例ではＳｉ
を７０ＫＶの加速電圧でｌＸｌ０”ａ＆打込んだ。アニ
ールの終了したウェハーに再び、ＭＢＥ装置中に入れ、
ｕｎ −ｄｏｐｅのＧ ａ Ａ ｓ ２５を大略２００
Ａ成長させる。
ｎ −ｄｏｐｅ Ｇ ａ Ａ ｓ層で、結晶性を良くす
るために大略１μｍ成長しである。、２３はＧ ａ Ａ
Ｑ Ａ ｓ層で、そのＡＱの量は０．３であり、その
厚さは大略５００Ａとした。担体は２２のＧ ａ Ａ
ｓ層と、該Ｇ ａ Ａ Ｑ Ａ ｓ層２３の界面に誘起
される。２４は表面安定化のためのＧ ａ Ａ ｓ層で
、その厚さは大略２００Ａある。２１〜２４までの層を
ＭＢＥで成長させた後ゲート形成部に５ｉｎＳｌのダミ
ーゲートを形成し該ダミーゲートをマスクにして、ヘテ
ロ界面のごく近傍が不純物量が最大の位置となる様な加
速電圧でＧａＡｓ層２３、ＧａＡｓ層２３層も含めてイ
／ン注入し、活性化のためのアニールを行い不純物のド
ーピングされた部分２６を形成する。本実施例ではＳｉ
を７０ＫＶの加速電圧でｌＸｌ０”ａ＆打込んだ。アニ
ールの終了したウェハーに再び、ＭＢＥ装置中に入れ、
ｕｎ −ｄｏｐｅのＧ ａ Ａ ｓ ２５を大略２００
Ａ成長させる。
このウェハーに通常方法によりゲートとソース。
ドレイン電極を形成する。ゲート金属２９としてはＴｉ
−Ｐｔ−Ａｕを順次蒸着して形成する。オーミック２Ｂ
、２８’ は電極材料ＡｕＧｅ−Ｎｉ−Ａｕ蒸着した後
アロイにより形成する。本実施例ではオーミックのため
の不純物注入は特に行なっていないが、アロイ深さがｕ
ｎ’−ｄｏｐｅ ＧａＡｓ層をつき抜けて、不純物注入
が行なわれたＧ ａ Ａ ｓ層まで充分到達しているた
め問題は生じない。
−Ｐｔ−Ａｕを順次蒸着して形成する。オーミック２Ｂ
、２８’ は電極材料ＡｕＧｅ−Ｎｉ−Ａｕ蒸着した後
アロイにより形成する。本実施例ではオーミックのため
の不純物注入は特に行なっていないが、アロイ深さがｕ
ｎ’−ｄｏｐｅ ＧａＡｓ層をつき抜けて、不純物注入
が行なわれたＧ ａ Ａ ｓ層まで充分到達しているた
め問題は生じない。
以上述べた構造とすることにより、ウェハー全面におい
て１．０ｖまで全くゲートリークのない素子を作製する
ことが出来た。
て１．０ｖまで全くゲートリークのない素子を作製する
ことが出来た。
以上述べた様に、本発明によれば、ドーピングされた部
分と、ゲート電極が直接接触することがないため、ゲー
ト電極におけるリークを全くなくすことが出来た。この
結果集積化した場合の歩留りの向上、素子動作の安定化
が飛躍的に向上した。
分と、ゲート電極が直接接触することがないため、ゲー
ト電極におけるリークを全くなくすことが出来た。この
結果集積化した場合の歩留りの向上、素子動作の安定化
が飛躍的に向上した。
本発明の構造のＦＥＴは、実施例で述べたＧａＡｓ −
Ｇ ａ Ａ ｎ Ａ ｓへテロ接合を用いたものに限ら
れるものでなく、例えばＩｎＧａＡｓ ＝ ＩｎＡ ｎ
Ａｓ 、 ＩｎＧａＡｓ −ＩｎＰ等のへテロに接合
を用いるＦＥＴ総てに、あるいはＧ ａ Ａ ｓ ’
−Ｍ Ｅ Ｓ （Ｍｅｔａｌ ５ｅｎｄ’ Ｃｏｎｄｕ
ｃｔｏｒ）Ｆ’ＥＴにおけるゲートリーク防止のために
も′応用できる構造であることは言うまでもない。
Ｇ ａ Ａ ｎ Ａ ｓへテロ接合を用いたものに限ら
れるものでなく、例えばＩｎＧａＡｓ ＝ ＩｎＡ ｎ
Ａｓ 、 ＩｎＧａＡｓ −ＩｎＰ等のへテロに接合
を用いるＦＥＴ総てに、あるいはＧ ａ Ａ ｓ ’
−Ｍ Ｅ Ｓ （Ｍｅｔａｌ ５ｅｎｄ’ Ｃｏｎｄｕ
ｃｔｏｒ）Ｆ’ＥＴにおけるゲートリーク防止のために
も′応用できる構造であることは言うまでもない。
第１図は従来の５ＡＨＦＥＴの構造を示す断面図、第２
図は、本発明の５ＡＨＦＥＴの構造を示す断面図である
。 ２６．２６’・・・ゲート電圧で誘起される担体（２７
）に接続し、電子注入を行うための不純物ドーピング領
域、２５・・・ゲート耐圧を保持するためのｕｎ −ｄ
ｏｐｅ Ｇ ａ Ａ ｓ層、２８．２８’・・・不純物
層２６゜２６′・・・層を介してキャリア層に電流を供
給するためのソース、ドレイン電極である。 不１０ 不２０ 第１頁の続き ０発 明 者 白 木 端 寛 国分寺市東恋ケ央研究
所内 ＠発明者 片山 良史 国分寺重しり 央研究所内 ０発 明 者 村 上 良 昌 国分寺市東恋ケ央研究
所内
図は、本発明の５ＡＨＦＥＴの構造を示す断面図である
。 ２６．２６’・・・ゲート電圧で誘起される担体（２７
）に接続し、電子注入を行うための不純物ドーピング領
域、２５・・・ゲート耐圧を保持するためのｕｎ −ｄ
ｏｐｅ Ｇ ａ Ａ ｓ層、２８．２８’・・・不純物
層２６゜２６′・・・層を介してキャリア層に電流を供
給するためのソース、ドレイン電極である。 不１０ 不２０ 第１頁の続き ０発 明 者 白 木 端 寛 国分寺市東恋ケ央研究
所内 ＠発明者 片山 良史 国分寺重しり 央研究所内 ０発 明 者 村 上 良 昌 国分寺市東恋ケ央研究
所内
Claims (1)
- １、第１の半導体層と、第２の半導体層とがへテロ接合
を形成して配され、第１の半導体層の禁止帯中が、第２
の半導体層のそれより小さくなっており、ゲート電極直
下を除いた部分の第１゜２の半導体層及びへテロ界面近
傍に不純物がドーピングされ、且つ第２半導体層の上部
にゲート電極を形成するための不純物のドープされてい
ない第３の半導体層が形成されていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241996A JPS60134480A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241996A JPS60134480A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134480A true JPS60134480A (ja) | 1985-07-17 |
Family
ID=17082695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241996A Pending JPS60134480A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134480A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302866A (ja) * | 1988-05-31 | 1989-12-06 | Sanyo Electric Co Ltd | 半導体装置 |
-
1983
- 1983-12-23 JP JP58241996A patent/JPS60134480A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01302866A (ja) * | 1988-05-31 | 1989-12-06 | Sanyo Electric Co Ltd | 半導体装置 |
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