JPS6338731B2 - - Google Patents
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- JPS6338731B2 JPS6338731B2 JP54161963A JP16196379A JPS6338731B2 JP S6338731 B2 JPS6338731 B2 JP S6338731B2 JP 54161963 A JP54161963 A JP 54161963A JP 16196379 A JP16196379 A JP 16196379A JP S6338731 B2 JPS6338731 B2 JP S6338731B2
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- JP
- Japan
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- address
- data
- bus
- signal
- memory
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Description
【発明の詳細な説明】
本発明は周辺装置と記憶装置間で直列データの
転送を行なう（以下、ダイレクト、メモリ、アク
セス：DMA転送という）記憶装置に関する。
転送を行なう（以下、ダイレクト、メモリ、アク
セス：DMA転送という）記憶装置に関する。
従来データ処理装置はプログラムによりデータ
の処理を行なう中央処理装置（CPU）１００、
記憶（メモリ）装置１０２、周辺装置１０３及び
DMA制御装置１０１を有し、各装置間はデータ
バス１０５、アドレスバス１０４及び制御信号を
転送する制御バス１０６により相互に接続されて
いる。ここでメモリ装置１０２は複数のメモリチ
ツプからなり、そのうちの所定のメモリチツプが
DMA転送に用いられるように構成されている。
の処理を行なう中央処理装置（CPU）１００、
記憶（メモリ）装置１０２、周辺装置１０３及び
DMA制御装置１０１を有し、各装置間はデータ
バス１０５、アドレスバス１０４及び制御信号を
転送する制御バス１０６により相互に接続されて
いる。ここでメモリ装置１０２は複数のメモリチ
ツプからなり、そのうちの所定のメモリチツプが
DMA転送に用いられるように構成されている。
かかる従来のデータ処理装置で通常のプログラ
ム処理はCPU１００とメモリ１０２と周辺装置
１０３との間で各接続バスを用いてデータ転送を
行ないながら実行される。この時はDMA制御装
置１０１は処理に関与せず、バスから切り離され
た状態にある。一方、周辺装置１０３がメモリと
直接データの転送を実行する場合には、周辺装置
１０３はCPU１００にDMA要求信号を出し、こ
れに対してCPU１００はDMA許可信号をDMA
制御装置に出力する。この結果データバス、アド
レスバス、制御バスの使用権はDMA制御装置１
０１に渡される。この後、DMA制御装置１００
は所定のスタートアドレスから順次アドレスを発
生し、アドレスバス１０４を介してDMA用メモ
リチツプに与える。これによりメモリチツプにデ
ータ書き込み信号が入力されていれば周辺装置１
０３からデータバス１０５を介して送られるデー
タがDMA制御装置１０１によつて指定されたメ
モリのアドレスに書き込まれ、又データ読み出し
信号が入力されている場合にはそのアドレスに格
納されているデータが周辺装置に読み出される。
この様にDMA転送時にはCPU１００の制御なく
してDMA用メモリチツプと周辺装置１０３との
間で直接データ転送を行なうことができる。しか
しながら、最近ではメモリチツプとして低価格か
つ大容量の機能を有するダイナミツクメモリチツ
プが多く用いられているが、記憶時間が短かいた
めこのダイナミツクメモリチツプに対しては一定
の時間サイクルでデータの再書き込み（リフレツ
シユ）を行なわなければならない。かかるリフレ
ツシユ動作はCPU１００がアドレスバス１０４
に一定のサイクルタイムで順次リフレツシユ用ア
ドレスを出力する様に設定されているが、上記
DMA転送時にはCPUがアドレスバスを使用する
ことができないため、従来はDMA転送を強制的
に中断させてメモリのリフレツシユを行なつてい
た。従つてDMA転送処理が非常に長くなり、処
理効率が大幅に低下していた。かかる欠点はメモ
リ容量の増加に比例して、より大きな欠点とな
る。更にDMA制御装置を単体のチツプとして有
しているために処理装置全体のコストが高くなる
という経済的な問題も生じていた。
ム処理はCPU１００とメモリ１０２と周辺装置
１０３との間で各接続バスを用いてデータ転送を
行ないながら実行される。この時はDMA制御装
置１０１は処理に関与せず、バスから切り離され
た状態にある。一方、周辺装置１０３がメモリと
直接データの転送を実行する場合には、周辺装置
１０３はCPU１００にDMA要求信号を出し、こ
れに対してCPU１００はDMA許可信号をDMA
制御装置に出力する。この結果データバス、アド
レスバス、制御バスの使用権はDMA制御装置１
０１に渡される。この後、DMA制御装置１００
は所定のスタートアドレスから順次アドレスを発
生し、アドレスバス１０４を介してDMA用メモ
リチツプに与える。これによりメモリチツプにデ
ータ書き込み信号が入力されていれば周辺装置１
０３からデータバス１０５を介して送られるデー
タがDMA制御装置１０１によつて指定されたメ
モリのアドレスに書き込まれ、又データ読み出し
信号が入力されている場合にはそのアドレスに格
納されているデータが周辺装置に読み出される。
この様にDMA転送時にはCPU１００の制御なく
してDMA用メモリチツプと周辺装置１０３との
間で直接データ転送を行なうことができる。しか
しながら、最近ではメモリチツプとして低価格か
つ大容量の機能を有するダイナミツクメモリチツ
プが多く用いられているが、記憶時間が短かいた
めこのダイナミツクメモリチツプに対しては一定
の時間サイクルでデータの再書き込み（リフレツ
シユ）を行なわなければならない。かかるリフレ
ツシユ動作はCPU１００がアドレスバス１０４
に一定のサイクルタイムで順次リフレツシユ用ア
ドレスを出力する様に設定されているが、上記
DMA転送時にはCPUがアドレスバスを使用する
ことができないため、従来はDMA転送を強制的
に中断させてメモリのリフレツシユを行なつてい
た。従つてDMA転送処理が非常に長くなり、処
理効率が大幅に低下していた。かかる欠点はメモ
リ容量の増加に比例して、より大きな欠点とな
る。更にDMA制御装置を単体のチツプとして有
しているために処理装置全体のコストが高くなる
という経済的な問題も生じていた。
本発明の目的は低価格でしかもDMA転送処理
時間の短かい記憶装置を提供することにある。
時間の短かい記憶装置を提供することにある。
本発明の記憶装置はDMA転送に用いられるメ
モリチツプ内にDMA転送用アドレス発生回路を
設け、DMA転送時にはCPUから出力されるアド
レスを使用することなく、メモリチツプ内部で
DMA転送用アドレスを発生してDMA転送を行
なうようにしたものである。従つてCPUとDMA
転送用メモリチツプ以外のメモリチツプとを接続
するアドレスバスをDMA転送のために独占する
ことはないので、DMA転送と並行して他のメモ
リチツプのリフレツシユを行なうことができる。
これにより、高速でDAM転送を実行できるとと
もにDMA制御装置を単独のチツプで構成する必
要もないので、装置全体のコストも非常に安くな
る。
モリチツプ内にDMA転送用アドレス発生回路を
設け、DMA転送時にはCPUから出力されるアド
レスを使用することなく、メモリチツプ内部で
DMA転送用アドレスを発生してDMA転送を行
なうようにしたものである。従つてCPUとDMA
転送用メモリチツプ以外のメモリチツプとを接続
するアドレスバスをDMA転送のために独占する
ことはないので、DMA転送と並行して他のメモ
リチツプのリフレツシユを行なうことができる。
これにより、高速でDAM転送を実行できるとと
もにDMA制御装置を単独のチツプで構成する必
要もないので、装置全体のコストも非常に安くな
る。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第２図は本実施例のDMA転送用メ
モリチツプ内の回路ブロツクを示したものであ
る。
に説明する。第２図は本実施例のDMA転送用メ
モリチツプ内の回路ブロツクを示したものであ
る。
本実施例のDMA用メモリチツプはCPU（図示
せず）あるいはその他の制御系統から送られる15
ビツトA0〜14の外部アドレスを入力する端子１５
と外部アドレスを導入する外部アドレスバス１３
とチツプ内部で発生されたDMA用アドレスを導
入する内部アドレスバス１４とを備え、これら両
アドレスはゲート２により選択されてアドレスデ
コーダ３を介してメモリブロツク４に与えられ
る。メモリ４への書き込み及び読み出しデータは
ゲート６を介して８ビツトの内部データバス１
６，ID0〜7へ入出力される。この内部データバス
１６はデータバツフア５を介して外部データバス
導出路１８と接続され、データは外部データバス
端子１７に導かれる。あるいはこの端子１７から
入力される。内部データバス１６上のデータはゲ
ート８を介して第１のレジスタ９へ供給されると
ともに直接第２のレジスタ１１へも供給される。
第１のレジスタに設定されたデータはラツチ回路
１０を介してゲート２と＋１（インクリメント）
あるいは−１（デイクリメント）機能を持つ論理
演算部（ALU）７とに入力される。ALU７で＋
１あるいは−１演算がなされたデータはゲート８
を介して再び第１のレジスタ９へ格納される。更
にこの第１のレジスタ９と第２のレジスタ１１と
の記憶データは比較器１２で比較される。これら
各回路の制御は制御回路１によつて行なわれる。
せず）あるいはその他の制御系統から送られる15
ビツトA0〜14の外部アドレスを入力する端子１５
と外部アドレスを導入する外部アドレスバス１３
とチツプ内部で発生されたDMA用アドレスを導
入する内部アドレスバス１４とを備え、これら両
アドレスはゲート２により選択されてアドレスデ
コーダ３を介してメモリブロツク４に与えられ
る。メモリ４への書き込み及び読み出しデータは
ゲート６を介して８ビツトの内部データバス１
６，ID0〜7へ入出力される。この内部データバス
１６はデータバツフア５を介して外部データバス
導出路１８と接続され、データは外部データバス
端子１７に導かれる。あるいはこの端子１７から
入力される。内部データバス１６上のデータはゲ
ート８を介して第１のレジスタ９へ供給されると
ともに直接第２のレジスタ１１へも供給される。
第１のレジスタに設定されたデータはラツチ回路
１０を介してゲート２と＋１（インクリメント）
あるいは−１（デイクリメント）機能を持つ論理
演算部（ALU）７とに入力される。ALU７で＋
１あるいは−１演算がなされたデータはゲート８
を介して再び第１のレジスタ９へ格納される。更
にこの第１のレジスタ９と第２のレジスタ１１と
の記憶データは比較器１２で比較される。これら
各回路の制御は制御回路１によつて行なわれる。
かかる回路構成を持つDMA用メモリチツプを
含むデータ処理装置の動作を第３図のタイミング
図を参照して以下に説明する。
含むデータ処理装置の動作を第３図のタイミング
図を参照して以下に説明する。
第２図の制御回路チツプ１に入力される各制御
信号はCPUあるいはその他の制御機構から出力
されるもので、リセツト信号RST、制御信号
Ｉ／Ｍ、データ読み出し制御信号、データ書
き込み制御信号、チツプ選択信号を含む。
信号はCPUあるいはその他の制御機構から出力
されるもので、リセツト信号RST、制御信号
Ｉ／Ｍ、データ読み出し制御信号、データ書
き込み制御信号、チツプ選択信号を含む。
今、CPUから“１”レベル（タイミングＡ）
のリセツト信号RSTが制御回路１に入力される
と制御信号Ｇ３が“１”レベルになり、外部アド
レスA14〜0を選択ゲート２の出力とする。このゲ
ート２の出力はアドレスデコーダ３に入力され解
続されてメモリ群４の一部を指定する。ここで
Ｉ／Ｍ信号が“０”、信号及び信号が
“０”であれば（タイミングＢ）制御回路１は制
御信号Ｇ１を“１”レベルとし、これによりデー
タバツフア５は外部データバス１８上の情報
D7〜0を内部バス１６，ID7〜0へ取り込む。又制御
回路１の制御信号Ｇ２は“１”となりゲート６は
内部バス１６上の情報ID7〜0をメモリ群４のうち
外部アドレスA14〜0で指定された番地に書込むべ
く出力され、その番地に記憶させる。これにより
外部アドレスA14〜0で指示された記憶素子へデー
タバスから情報が書き込まれる。一方、Ｉ／Ｍ信
号が“０”、信号が“０”、信号が“０”の
とき（タイミングＣ）制御信号Ｇ２は“１”とな
りゲート６は外部アドレスA14〜0によつて指定さ
れた記憶素子の情報を内部バスID7〜0に出力する。
更に制御信号Ｇ１“０”と信号“０”によつ
てデータバツフア５は開かれ、内部バス１６上の
情報ID7〜0を外部データバス１８に出力する。即
ち、外部アドレスA14〜0で指示された記憶素子か
ら外部データバスD7〜0に情報が読み出される。
のリセツト信号RSTが制御回路１に入力される
と制御信号Ｇ３が“１”レベルになり、外部アド
レスA14〜0を選択ゲート２の出力とする。このゲ
ート２の出力はアドレスデコーダ３に入力され解
続されてメモリ群４の一部を指定する。ここで
Ｉ／Ｍ信号が“０”、信号及び信号が
“０”であれば（タイミングＢ）制御回路１は制
御信号Ｇ１を“１”レベルとし、これによりデー
タバツフア５は外部データバス１８上の情報
D7〜0を内部バス１６，ID7〜0へ取り込む。又制御
回路１の制御信号Ｇ２は“１”となりゲート６は
内部バス１６上の情報ID7〜0をメモリ群４のうち
外部アドレスA14〜0で指定された番地に書込むべ
く出力され、その番地に記憶させる。これにより
外部アドレスA14〜0で指示された記憶素子へデー
タバスから情報が書き込まれる。一方、Ｉ／Ｍ信
号が“０”、信号が“０”、信号が“０”の
とき（タイミングＣ）制御信号Ｇ２は“１”とな
りゲート６は外部アドレスA14〜0によつて指定さ
れた記憶素子の情報を内部バスID7〜0に出力する。
更に制御信号Ｇ１“０”と信号“０”によつ
てデータバツフア５は開かれ、内部バス１６上の
情報ID7〜0を外部データバス１８に出力する。即
ち、外部アドレスA14〜0で指示された記憶素子か
ら外部データバスD7〜0に情報が読み出される。
このようにリセツト後はこのメモリチツプは
CPUと関連づけられて通常のデータ処理におけ
る読み出し書込みメモリ装置としての動作をす
る。
CPUと関連づけられて通常のデータ処理におけ
る読み出し書込みメモリ装置としての動作をす
る。
次に、タイミングＤでＩ／Ｏ信号が“１”レベ
ルとなり信号が“０”レベルの時に、“０”レ
ベルの第１の信号1が入力されると、制御
信号Ｇ１が“１”となりデータバスバツフア５が
開かれ外部データ端子１７から８ビツトの第１の
データD7〜0が内部データバス１６に入力される。
この第１のデータは制御回路１に入力され、ラツ
チ１０の内容をゲート２に出力する制御を行なう
制御信号Ｇ３を“０”レベルとする。更にALU
７をインクリメントするかデクリメントするかを
指定する制御信号Ｃが発生される（本実施例では
インクリメントするように設定する）。かかる一
連の動作によりDMA転送処理のための初期設定
が実行される。この時、メモリ群４と内部データ
バス１６とは制御信号Ｇ２が“０”レベルとなつ
ているためゲート６によつて互いに切り離されて
いる。次に“０”レベルの第２の信号2が
入力されると、外部データ端子１７から第２のデ
ータが内部データバス１６に取り込まれる。この
時、“１”レベルのリセツト信号により制御回路
１の制御信号Ｇ４は“０”となつているのでゲー
ト８は内部バス１６上の第２のデータをレジスタ
９へ出力する。更に第２の信号2“０”で
制御回路１の制御信号Ｒ１Ｌは“１”となりゲー
ト８の出力をレジスタ９の下位８桁へ格納する。
更に第３の信号3“０”により第３のデー
タがデータバツフア５、内部バス１６、ゲート８
を介してレジスタ９の上位７桁へ格納される。こ
こでレジスタ９の上位、下位合せて15桁に設定さ
れたデータ（第２のデータ＋第３のデータ）はメ
モリ４のスタートアドレスとして使われる。第３
の信号3の立上りで、レジスタ９に設定さ
れたスタートアドレスはラツチ１０に取り込ま
れ、更にゲート２を介してアドレスデコーダ３に
入力され、ここでデコードされメモリ群４の一部
を指定する。第４信号4“０”が発生する
と、制御回路１の制御信号Ｒ２Ｌが“１”となり
第４のデータがデータバスバツフア５、内部バス
ID7〜0、を介してレジスタ１１の下位８桁に記憶
される。引き続き第５の信号5“０”で制
御回路１の制御信号Ｒ２Ｈが“１”となり、第５
のデータがデータバスバツフア５、内部バス
ID6〜0を介してレジスタ１１の上位７桁に記憶さ
れる。ここでレジスタ１１に設定されたデータは
エンドアドレスとして使用される。更にALU７
からの出力をゲート８の出力とすべく制御信号Ｇ
４は第５の信号5の立上りで“１”となり
DMA動作のための初期化が完了する。
ルとなり信号が“０”レベルの時に、“０”レ
ベルの第１の信号1が入力されると、制御
信号Ｇ１が“１”となりデータバスバツフア５が
開かれ外部データ端子１７から８ビツトの第１の
データD7〜0が内部データバス１６に入力される。
この第１のデータは制御回路１に入力され、ラツ
チ１０の内容をゲート２に出力する制御を行なう
制御信号Ｇ３を“０”レベルとする。更にALU
７をインクリメントするかデクリメントするかを
指定する制御信号Ｃが発生される（本実施例では
インクリメントするように設定する）。かかる一
連の動作によりDMA転送処理のための初期設定
が実行される。この時、メモリ群４と内部データ
バス１６とは制御信号Ｇ２が“０”レベルとなつ
ているためゲート６によつて互いに切り離されて
いる。次に“０”レベルの第２の信号2が
入力されると、外部データ端子１７から第２のデ
ータが内部データバス１６に取り込まれる。この
時、“１”レベルのリセツト信号により制御回路
１の制御信号Ｇ４は“０”となつているのでゲー
ト８は内部バス１６上の第２のデータをレジスタ
９へ出力する。更に第２の信号2“０”で
制御回路１の制御信号Ｒ１Ｌは“１”となりゲー
ト８の出力をレジスタ９の下位８桁へ格納する。
更に第３の信号3“０”により第３のデー
タがデータバツフア５、内部バス１６、ゲート８
を介してレジスタ９の上位７桁へ格納される。こ
こでレジスタ９の上位、下位合せて15桁に設定さ
れたデータ（第２のデータ＋第３のデータ）はメ
モリ４のスタートアドレスとして使われる。第３
の信号3の立上りで、レジスタ９に設定さ
れたスタートアドレスはラツチ１０に取り込ま
れ、更にゲート２を介してアドレスデコーダ３に
入力され、ここでデコードされメモリ群４の一部
を指定する。第４信号4“０”が発生する
と、制御回路１の制御信号Ｒ２Ｌが“１”となり
第４のデータがデータバスバツフア５、内部バス
ID7〜0、を介してレジスタ１１の下位８桁に記憶
される。引き続き第５の信号5“０”で制
御回路１の制御信号Ｒ２Ｈが“１”となり、第５
のデータがデータバスバツフア５、内部バス
ID6〜0を介してレジスタ１１の上位７桁に記憶さ
れる。ここでレジスタ１１に設定されたデータは
エンドアドレスとして使用される。更にALU７
からの出力をゲート８の出力とすべく制御信号Ｇ
４は第５の信号5の立上りで“１”となり
DMA動作のための初期化が完了する。
次にタイミングＥで信号“０”、信号
“０”となると制御信号Ｇ１，Ｇ２が各々“１”
となりラツチ１０のスタートアドレスで指定され
たメモリ４のアドレスに外部データバスから情報
がデータバスバツフア５、内部バスID7〜0、ゲー
ト６を介して入力され記憶される。更に、ラツチ
１０のスタートアドレスはレジスタ１１のエンド
アドレスと比較器１２で比較され両者が一致して
いなければ比較器１２の出力は“０”となり、制
御回路１に知らせる。又、制御回路１の制御信号
Ｃによりインクリメント（＋１）として設定され
たALU７はラツチ１０のアドレスを＋１しゲー
ト８を介してレジスタ９へ入力する。このときラ
ツチ１０は制御信号Ｌが“０”であるため、まだ
スタートアドレスを記憶し出力している。この後
WR信号の立上りで制御信号Ｌが“１”となり、
レジスタ９に新たに設定されたアドレスがラツチ
１０を介してメモリ４に読み出される。更に次の
CS信号“０”、信号“０”の入力により制御
信号Ｇ１，Ｇ２を各々“１”とし、新たなアドレ
スで指定されたメモリ４の番地に外部データバス
D7〜0の情報が入力され記憶される。又、ラツチ
１０の新たなアドレスはレジスタ１１のエンドア
ドレスと比較器１２で比較され一致していなけれ
ば比較器１２の出力は“０”となり制御回路１に
知らせる。更に前述したのと同様にALU７はラ
ツチ１０のアドレスをインクリメント（＋１）
し、ゲート８を介してレジスタ９へインクリメン
トされたアドレス即ちスタートアドレス＋２を設
定する。このアドレスは信号の立上りでラツ
チ１０に入力され、ラツチ１０はスタートアドレ
ス＋２を出力する。前述した如くレジスタ９のア
ドレスは信号“０”の発生により順次インク
リメントされてメモリ４を順次アドレス指定し、
各番地には外部データバス１８から送られてくる
周辺回路の情報が記憶される。これらインクリメ
ントされたアドレスはレジスタ１１に記憶されて
いるエンドアドレスと逐次比較され、一致しない
場合は更に前記動作をくり返し、一致した場合に
は比較器１２の出力が“１”となり、次に来る
WR信号“０”即ちエンドアドレスに一致したア
ドレスで指定されたメモリ４の番地に最後の情報
が記憶される。更に比較器１２の出力“１”によ
つてこの信号の立上りで、制御回路１の制御
信号Ｇ３を“１”にし内部アドレスバス１４をゲ
ート２から切り離す（タイミングＦ）。かかる動
作の終了とともにDMA転送処理が終了する。
“０”となると制御信号Ｇ１，Ｇ２が各々“１”
となりラツチ１０のスタートアドレスで指定され
たメモリ４のアドレスに外部データバスから情報
がデータバスバツフア５、内部バスID7〜0、ゲー
ト６を介して入力され記憶される。更に、ラツチ
１０のスタートアドレスはレジスタ１１のエンド
アドレスと比較器１２で比較され両者が一致して
いなければ比較器１２の出力は“０”となり、制
御回路１に知らせる。又、制御回路１の制御信号
Ｃによりインクリメント（＋１）として設定され
たALU７はラツチ１０のアドレスを＋１しゲー
ト８を介してレジスタ９へ入力する。このときラ
ツチ１０は制御信号Ｌが“０”であるため、まだ
スタートアドレスを記憶し出力している。この後
WR信号の立上りで制御信号Ｌが“１”となり、
レジスタ９に新たに設定されたアドレスがラツチ
１０を介してメモリ４に読み出される。更に次の
CS信号“０”、信号“０”の入力により制御
信号Ｇ１，Ｇ２を各々“１”とし、新たなアドレ
スで指定されたメモリ４の番地に外部データバス
D7〜0の情報が入力され記憶される。又、ラツチ
１０の新たなアドレスはレジスタ１１のエンドア
ドレスと比較器１２で比較され一致していなけれ
ば比較器１２の出力は“０”となり制御回路１に
知らせる。更に前述したのと同様にALU７はラ
ツチ１０のアドレスをインクリメント（＋１）
し、ゲート８を介してレジスタ９へインクリメン
トされたアドレス即ちスタートアドレス＋２を設
定する。このアドレスは信号の立上りでラツ
チ１０に入力され、ラツチ１０はスタートアドレ
ス＋２を出力する。前述した如くレジスタ９のア
ドレスは信号“０”の発生により順次インク
リメントされてメモリ４を順次アドレス指定し、
各番地には外部データバス１８から送られてくる
周辺回路の情報が記憶される。これらインクリメ
ントされたアドレスはレジスタ１１に記憶されて
いるエンドアドレスと逐次比較され、一致しない
場合は更に前記動作をくり返し、一致した場合に
は比較器１２の出力が“１”となり、次に来る
WR信号“０”即ちエンドアドレスに一致したア
ドレスで指定されたメモリ４の番地に最後の情報
が記憶される。更に比較器１２の出力“１”によ
つてこの信号の立上りで、制御回路１の制御
信号Ｇ３を“１”にし内部アドレスバス１４をゲ
ート２から切り離す（タイミングＦ）。かかる動
作の終了とともにDMA転送処理が終了する。
尚、本実施例においてDMA動作のための初期
設定後、信号“０”の変わりに信号“０”
を入力すればメモリ４からの情報をゲート６、内
部バス１６、データバツフア５を介して外部デー
タバス１８に読み出すことも勿論可能である。
設定後、信号“０”の変わりに信号“０”
を入力すればメモリ４からの情報をゲート６、内
部バス１６、データバツフア５を介して外部デー
タバス１８に読み出すことも勿論可能である。
以上の様に本実施例によればDMA転送のため
のDMAアドレスをDMA転送用メモリチツプ内
で発生させることができるため、DMA転送時に
他のダイナミツクメモリのリフレツシユ動作を外
部アドレスバスを用いて並行して実行することが
できる。このためDMA転送を中断することなく
高速で実行できる。又、チツプ内部でDMA転送
用アドレスを発生させているので、外部にDMA
転送用アドレスバスを必要とせず、かつDMA制
御装置も不要となるため経済的にも非常に有利で
装置自体も単純化される。
のDMAアドレスをDMA転送用メモリチツプ内
で発生させることができるため、DMA転送時に
他のダイナミツクメモリのリフレツシユ動作を外
部アドレスバスを用いて並行して実行することが
できる。このためDMA転送を中断することなく
高速で実行できる。又、チツプ内部でDMA転送
用アドレスを発生させているので、外部にDMA
転送用アドレスバスを必要とせず、かつDMA制
御装置も不要となるため経済的にも非常に有利で
装置自体も単純化される。
尚、本実施例のメモリチツプがDMA転送に使
用されている時にCPU及びそれ以外は制御機器
が外部アドレスバスを用いてリフレツシユ処理以
外のデータ処理を実行できることは明らかであ
る。この際、CPU、メモリ、周辺回路を接続す
るデータバスの使用が問題となるが、DMA転送
に使用されるメモリと周辺回路とを接続するバス
を別に形成すればよいし、あるいは共通バスの場
合にはタイムシユアリンダ方式（時分割方式）を
用いてもよい。更に、ALU７の機能をデユクリ
メント（−１）にしてもアドレスの指定順序が変
わるだけで本発明の効果が十分得られるものであ
る。又、本実施例ではCPU、メモリ、周辺回路
等を夫々独立したチツプで構成した例を提示した
が、これらを１チツプ化してDMAメモリ部に本
発明を適用してもよい。更にDMA転送用のメモ
リのアドレス空間が予め決められている場合に
は、本実施例のようにエンドアドレスとの比較を
とる必要は必ずしもない。この場合には比較器１
２、レジスタ１１の変わりに計数回路あるいはタ
イマー等を設け、所定数のアドレスを発生するよ
うに設定しておけばよい。更に本実施例のDMA
用メモリはスタテイツクメモリで形成されたもの
を例示しているが、このメモリチツプをダイナミ
ツクメモリで形成しても、内部アドレスをリフレ
ツシユ用アドレスとして用いれば内部データバス
を介して極めて容易にリフレツシユを実行するこ
とができる。
用されている時にCPU及びそれ以外は制御機器
が外部アドレスバスを用いてリフレツシユ処理以
外のデータ処理を実行できることは明らかであ
る。この際、CPU、メモリ、周辺回路を接続す
るデータバスの使用が問題となるが、DMA転送
に使用されるメモリと周辺回路とを接続するバス
を別に形成すればよいし、あるいは共通バスの場
合にはタイムシユアリンダ方式（時分割方式）を
用いてもよい。更に、ALU７の機能をデユクリ
メント（−１）にしてもアドレスの指定順序が変
わるだけで本発明の効果が十分得られるものであ
る。又、本実施例ではCPU、メモリ、周辺回路
等を夫々独立したチツプで構成した例を提示した
が、これらを１チツプ化してDMAメモリ部に本
発明を適用してもよい。更にDMA転送用のメモ
リのアドレス空間が予め決められている場合に
は、本実施例のようにエンドアドレスとの比較を
とる必要は必ずしもない。この場合には比較器１
２、レジスタ１１の変わりに計数回路あるいはタ
イマー等を設け、所定数のアドレスを発生するよ
うに設定しておけばよい。更に本実施例のDMA
用メモリはスタテイツクメモリで形成されたもの
を例示しているが、このメモリチツプをダイナミ
ツクメモリで形成しても、内部アドレスをリフレ
ツシユ用アドレスとして用いれば内部データバス
を介して極めて容易にリフレツシユを実行するこ
とができる。
第１図は従来のDMA制御機能を有するデータ
処理装置を示すブロツク図で、第２図は本発明の
一実施例を示すDMA転送用メモリチツプの回路
ブロツク図、第３図はその動作タイミング図であ
る。 １００……中央処理装置、１０１……DMA制
御装置、１０２……メモリ装置、１０３……周辺
装置、１０４……アドレスバス、１０５……デー
タバス、１０６……制御バス、１……制御回路、
２……ゲート、３……アドレスデコーダ、４……
記憶回路、５……データバスバツフア、６……ゲ
ート、７……論理演算回路、８……ゲート、９…
…レジスタ、１０……ラツチ、１１……レジス
タ、１２……比較器、１３……外部アドレス導入
バス、１４……内部アドレスバス、１５……外部
アドレスバス端子、１６……内部データバス、１
７……外部データバス端子、１８……外部データ
入出力バス。
処理装置を示すブロツク図で、第２図は本発明の
一実施例を示すDMA転送用メモリチツプの回路
ブロツク図、第３図はその動作タイミング図であ
る。 １００……中央処理装置、１０１……DMA制
御装置、１０２……メモリ装置、１０３……周辺
装置、１０４……アドレスバス、１０５……デー
タバス、１０６……制御バス、１……制御回路、
２……ゲート、３……アドレスデコーダ、４……
記憶回路、５……データバスバツフア、６……ゲ
ート、７……論理演算回路、８……ゲート、９…
…レジスタ、１０……ラツチ、１１……レジス
タ、１２……比較器、１３……外部アドレス導入
バス、１４……内部アドレスバス、１５……外部
アドレスバス端子、１６……内部データバス、１
７……外部データバス端子、１８……外部データ
入出力バス。
Claims (1)
- １ 中央処理装置の介在なしに周辺装置との間で
直接データ転送を行なうことができる記憶装置で
あつて、該記憶装置は複数半導体チツプによつて
構成され、各チツプは外部アドレスバスに接続さ
れる外部アドレス入力部、リフレツシユが必要な
ダイナミツクメモリ、内部アドレス発生部、デー
タ入出力部、切換ゲートおよび制御部からなり、
前記直接データ転送時には前記制御部の制御によ
り、内部アドレス発生部はデータ入出力部からの
外部データを初期設定値として取り込み、それに
基いて順次内部アドレスを発生するとともに、前
記切換ゲートを介して前記内部アドレス発生部と
前記ダイナミツクメモリとを接続し、非直接デー
タ転送時には前記制御部の制御により前記切換ゲ
ートを介して前記外部アドレス入力部と前記ダイ
ナミツクメモリとを接続するようになされ、所定
のチツプが前記直接データ転送を行なつている
時、他のチツプはそれ以外の動作をなしうること
を特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196379A JPS5685135A (en) | 1979-12-13 | 1979-12-13 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16196379A JPS5685135A (en) | 1979-12-13 | 1979-12-13 | Storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5685135A JPS5685135A (en) | 1981-07-11 |
| JPS6338731B2 true JPS6338731B2 (ja) | 1988-08-02 |
Family
ID=15745392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16196379A Granted JPS5685135A (en) | 1979-12-13 | 1979-12-13 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5685135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455222U (ja) * | 1990-09-14 | 1992-05-12 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
-
1979
- 1979-12-13 JP JP16196379A patent/JPS5685135A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0455222U (ja) * | 1990-09-14 | 1992-05-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5685135A (en) | 1981-07-11 |
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