JPS6340322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6340322A JPS6340322A JP18374186A JP18374186A JPS6340322A JP S6340322 A JPS6340322 A JP S6340322A JP 18374186 A JP18374186 A JP 18374186A JP 18374186 A JP18374186 A JP 18374186A JP S6340322 A JPS6340322 A JP S6340322A
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- Japan
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- etching
- poly
- gate
- substrate
- polycrystalline silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｍ Ｏ’Ｓ型素子のゲート構造体のような突起部が形成
された半導体基板表面を窒化Ｓｉ膜で被覆し、その上に
ポリ３ｉ層を堆積して反応性イオンエツチング（以下、
ＲＩ Ｅ）を施す。突起部側面に残留したポリＳｉを熱
酸化してＳｉｏｗとすることによって、ＭＯＳ）ランジ
スタのＬＤＤ構造や自己整合型コンタクト電極の形成に
適した構造を実現する。
された半導体基板表面を窒化Ｓｉ膜で被覆し、その上に
ポリ３ｉ層を堆積して反応性イオンエツチング（以下、
ＲＩ Ｅ）を施す。突起部側面に残留したポリＳｉを熱
酸化してＳｉｏｗとすることによって、ＭＯＳ）ランジ
スタのＬＤＤ構造や自己整合型コンタクト電極の形成に
適した構造を実現する。
ＲＩＢ処理では窒化Ｓｉ膜がエツチングストッパとして
機能し、更に、以後の工程に進むため窒化５ｉ膜を除去
する処理でも、ＲＩＥやその他のエツチングの速度比を
十分太き（とることが出来るので、ゲート電極上部のＳ
ｉＯ□層や５ｉ基板が無用に侵食されることがない。
機能し、更に、以後の工程に進むため窒化５ｉ膜を除去
する処理でも、ＲＩＥやその他のエツチングの速度比を
十分太き（とることが出来るので、ゲート電極上部のＳ
ｉＯ□層や５ｉ基板が無用に侵食されることがない。
本発明は集積回路の製造に於いて、半導体基板表面の突
出部側面に選択的に絶縁材料を被着させる方法に関わる
ものである。
出部側面に選択的に絶縁材料を被着させる方法に関わる
ものである。
集積回路の製造に於いて、多層配線等のステ・７プカバ
レソジ改善のため、基板表面に突出した部分の側面に絶
縁材料を付着させて緩斜面を形成することは通常行われ
ている。。現在では、一定方向にエツチングが進行する
ＲＩＥ技術が普及した結果、このような緩斜面の形成に
は、被覆性の良い方法で絶縁材料を全面に堆積し、ＲＩ
Ｂを施して厚く堆積した部分だけを残す方法が一般的で
ある。
レソジ改善のため、基板表面に突出した部分の側面に絶
縁材料を付着させて緩斜面を形成することは通常行われ
ている。。現在では、一定方向にエツチングが進行する
ＲＩＥ技術が普及した結果、このような緩斜面の形成に
は、被覆性の良い方法で絶縁材料を全面に堆積し、ＲＩ
Ｂを施して厚く堆積した部分だけを残す方法が一般的で
ある。
近年ＭＯ５集積回路の高集積化、素子の小型化に伴って
、自己整合型コンタクト電極の形成やＬＤＤ型Ｓ ／
Ｄ ｇＪｉ域の形成に利用するため、ゲート電極構造体
の側部にも８１０２等の絶縁材料を付着させることが行
われるようになっている。
、自己整合型コンタクト電極の形成やＬＤＤ型Ｓ ／
Ｄ ｇＪｉ域の形成に利用するため、ゲート電極構造体
の側部にも８１０２等の絶縁材料を付着させることが行
われるようになっている。
この、ゲート電極側部に付着させた絶縁材にはサイドウ
オール、側壁スペーサ等の呼称があるが、以下の本明細
書では側壁スペーサと称する。
オール、側壁スペーサ等の呼称があるが、以下の本明細
書では側壁スペーサと称する。
従来この種の構造体は、第２図＋ａｌ〜（Ｃ１に工程の
模式断面図が示されているような方法で形成されていた
。
模式断面図が示されているような方法で形成されていた
。
先ず、Ｓｉ基板２０の表面にゲート酸化膜２１を形成し
た後ポリＳｆ六を堆積し、その上面を酸化しく：てＳｉ
基板２０とし、パターニングしてゲート電極構造を得る
。この状態が第２図（ａｌに示されている。
た後ポリＳｆ六を堆積し、その上面を酸化しく：てＳｉ
基板２０とし、パターニングしてゲート電極構造を得る
。この状態が第２図（ａｌに示されている。
Ｓ／ＤをＬＤＤ構造とする場合はこの状態で浅いイオン
注入が行われるが煩雑になるのを避けるため図には描か
れていない。後出の実施例の図面でも同様であ為。
注入が行われるが煩雑になるのを避けるため図には描か
れていない。後出の実施例の図面でも同様であ為。
次いで同図（ｂｌのようにＣＶＤ法で全面にＳ ｉ Ｏ
ｚＮ２５を堆積し、ＲＴＥを施す、ＲＩＢは基板と垂直
な方向にのみエツチングが進行し、水平方向には進行し
ないので、垂直方向の厚みが大きい部分を残して５ｉ０
２層は除去される。
ｚＮ２５を堆積し、ＲＴＥを施す、ＲＩＢは基板と垂直
な方向にのみエツチングが進行し、水平方向には進行し
ないので、垂直方向の厚みが大きい部分を残して５ｉ０
２層は除去される。
同図（Ｃ）はこの状態を示すもので、２５′が残留Ｓｉ
Ｏ□である。 ′ 〔発明が解決しようとする問題点〕 上記の従来技術ではゲートを極の上部のＳ ｔ Ｏｔ２
３もＲＩＥでエツチングされるため、ＲＩＥが過剰に行
われると、第２図（Ｃ１に示されるように、この上部に
残すべき５ｉｏｚ２３の厚みが減少することになる。
Ｏ□である。 ′ 〔発明が解決しようとする問題点〕 上記の従来技術ではゲートを極の上部のＳ ｔ Ｏｔ２
３もＲＩＥでエツチングされるため、ＲＩＥが過剰に行
われると、第２図（Ｃ１に示されるように、この上部に
残すべき５ｉｏｚ２３の厚みが減少することになる。
これを避けるにはゲート電極上のＳｉＯ□と堆積した絶
縁材の被エツチング速度の比、即ち選択比、を大きくし
なければならない。
縁材の被エツチング速度の比、即ち選択比、を大きくし
なければならない。
また、ゲート電極側部の絶縁材がＣＶ Ｄ Ｓ ｉ Ｏ
ｔであると十分な耐圧が得られないことがあり、厚く堆
積することが容易な材料でしかも耐圧の良好な材料を選
択して使用することも該技術の課題となっている。
ｔであると十分な耐圧が得られないことがあり、厚く堆
積することが容易な材料でしかも耐圧の良好な材料を選
択して使用することも該技術の課題となっている。
ＳｉＯ□に対する選択比が大きい材料で耐圧の良好な側
壁スペーサを形成するため、本発明では基板表面を窒化
Ｓ１膜で被覆した上にポリＳｉ層を堆積してＲＩＥを施
し、突出部側面に残ったポリＳｉを熱酸化することによ
って側壁スペーサ等の突出部側面構造を形成する。
壁スペーサを形成するため、本発明では基板表面を窒化
Ｓ１膜で被覆した上にポリＳｉ層を堆積してＲＩＥを施
し、突出部側面に残ったポリＳｉを熱酸化することによ
って側壁スペーサ等の突出部側面構造を形成する。
ポリＳｉをエツチングし且つ窒化Ｓｉを殆どエツチング
しない条件でＲＩＥを施すことは公知技術によって可能
である。このような条件の下では、ポリＳｉＮに対する
ＲＩＥ工程で窒化膜はエッチングストンパとして働き、
ゲート電極上の５ｉ０２やＳｉ基板が無用に侵食される
ことがない。
しない条件でＲＩＥを施すことは公知技術によって可能
である。このような条件の下では、ポリＳｉＮに対する
ＲＩＥ工程で窒化膜はエッチングストンパとして働き、
ゲート電極上の５ｉ０２やＳｉ基板が無用に侵食される
ことがない。
また、ポリＳｉを熱酸化して形成したＳｉＯ□は絶縁性
が良好で、十分な耐圧を実現することが出来る。
が良好で、十分な耐圧を実現することが出来る。
更に、以後の工程に進むため窒化Ｓｉの被覆を除去する
場合も、窒化膜をエツチングし、ＳｉＯ□やＳｉ基板は
エツチングしない条件を選択すれば、ゲート電極上のＳ
ｉＯ□やＳｉ基板を無用に侵食することなく、窒化膜を
除去することが出来る。
場合も、窒化膜をエツチングし、ＳｉＯ□やＳｉ基板は
エツチングしない条件を選択すれば、ゲート電極上のＳ
ｉＯ□やＳｉ基板を無用に侵食することなく、窒化膜を
除去することが出来る。
第１図ｆａｔ〜ｔｅｌに実施例の工程を模式的に示す。
同図［ａｌにはＳｉ基板１０上に、ゲート絶縁膜１１、
ポリＳｉデー目２、ゲート電極頂部の酸化膜であるＳｉ
Ｏ□１３から成るゲート構造体が形成され、その上を５
ｉＮｘ１４で被覆した状態が示されている。
ポリＳｉデー目２、ゲート電極頂部の酸化膜であるＳｉ
Ｏ□１３から成るゲート構造体が形成され、その上を５
ｉＮｘ１４で被覆した状態が示されている。
ゲート構造体やＳ ｉ Ｎ Ｘ膜の形成は公知の技術に
依り、Ｓ ｉ Ｎ Ｘ膜の厚さは数百人程度である。
依り、Ｓ ｉ Ｎ Ｘ膜の厚さは数百人程度である。
ＬＤＤ構造のＳ／Ｄを形成するにはこの状態で 。
浅いイオン注入が行われるが、既述したように煩雑さを
避けるため閃では省略されている。
避けるため閃では省略されている。
次にＣＶＤ法によって、同図（ｂｌに示すように、ポリ
５ｉ１５をゲート構造体の高さとはソ°同じ厚さに堆積
する。突起部の側面にも等方向に堆積するので、これに
ＲＩＥを施すと垂直方向の厚さが大である部分が残る。
５ｉ１５をゲート構造体の高さとはソ°同じ厚さに堆積
する。突起部の側面にも等方向に堆積するので、これに
ＲＩＥを施すと垂直方向の厚さが大である部分が残る。
ポリＳｉが除去され、ＳｉＮｘ膜１４が露出すると、そ
の部分ではエツチングは進行しなくなる。
の部分ではエツチングは進行しなくなる。
この処理の結果、同図ｔｃ＋に示されるように、ゲート
構造体の側部にボ’ＪＳｉ１５’が残される。
構造体の側部にボ’ＪＳｉ１５’が残される。
これを酸化性雰囲気で９００℃程度に加熱すると、Ｓｉ
基板やゲート電極は窒化Ｓｉ被覆の中にあるので酸化さ
れることはないが、ゲート側部に残されたポリＳｉは酸
化されて側壁スペーサである５ｉＯｄ６となる。この状
態が同図＋ｄ）に示されている。
基板やゲート電極は窒化Ｓｉ被覆の中にあるので酸化さ
れることはないが、ゲート側部に残されたポリＳｉは酸
化されて側壁スペーサである５ｉＯｄ６となる。この状
態が同図＋ｄ）に示されている。
Ｓｉ基板面やゲート電極頂部のＳ ｉ Ｏｚを被覆して
いる窒化Ｓｉ膜は、同図（ｅ）に示すように、ＲＩＥで
除去される。この場合も窒化Ｓｉに対しＳｉやＳ ｉ
Ｏｔの選択比を大きくとることが出来るので、窒化Ｓｉ
が除去されたところでエツチングは止まり、無用の侵食
が避けられる。このエツチングはＲＩＢに限定されるこ
とは無く、他のドライエツチング或いはウェットエツチ
ングでも同様の処理が可能である。
いる窒化Ｓｉ膜は、同図（ｅ）に示すように、ＲＩＥで
除去される。この場合も窒化Ｓｉに対しＳｉやＳ ｉ
Ｏｔの選択比を大きくとることが出来るので、窒化Ｓｉ
が除去されたところでエツチングは止まり、無用の侵食
が避けられる。このエツチングはＲＩＢに限定されるこ
とは無く、他のドライエツチング或いはウェットエツチ
ングでも同様の処理が可能である。
以下の工程は公知の従来技術と同様である。
Ｓｉ基板全面を窒化膜で被覆した後ポリＳｉ層を堆積し
てＲＩＥを施すので、ポリＳｉが除去された部分ではエ
ツチングの進行が停止し、無用のエツチングが行われる
ことがない。
てＲＩＥを施すので、ポリＳｉが除去された部分ではエ
ツチングの進行が停止し、無用のエツチングが行われる
ことがない。
また、側壁スペーサはポリＳｉを熱酸化したＳｉｎｇで
形成されるので、ＣＶＤ酸化膜の側壁スペーサに比べて
耐圧が向上し、素子の小型化に有利である。
形成されるので、ＣＶＤ酸化膜の側壁スペーサに比べて
耐圧が向上し、素子の小型化に有利である。
第１図は本発明の実施例の工程を示す模式断面図、
第２図は従来技術の工程を示す模式断面図であって、
図に於いて
１０．２０はＳｉ基板
１１．２１はゲート酸化膜
１２．２２はポリＳｉゲート
１３、１６．２３はＳｉＯ２
１４はＳ ｉ Ｎ ｘ
１５．１５’はポリＳｉ
Claims (1)
- 【特許請求の範囲】 表面の高さが一様でない半導体基板（１０）表面を窒化
シリコン膜（１４）で被覆する工程、 該被覆された半導体基板表面に多結晶シリコン層（１５
）を堆積する工程、 該堆積された多結晶シリコン層（１５）に異方性エッチ
ングを施す工程、 前記半導体基板表面の突出部側面に残留した多結晶シリ
コン（１５′）を酸化する工程、 該多結晶シリコンが酸化された半導体基板の、露出した
窒化シリコン膜（１４）をエッチング除去する工程 を包含することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18374186A JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18374186A JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340322A true JPS6340322A (ja) | 1988-02-20 |
Family
ID=16141163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18374186A Pending JPS6340322A (ja) | 1986-08-05 | 1986-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019517742A (ja) * | 2016-05-29 | 2019-06-24 | 東京エレクトロン株式会社 | 選択的窒化シリコンエッチングの方法 |
-
1986
- 1986-08-05 JP JP18374186A patent/JPS6340322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019517742A (ja) * | 2016-05-29 | 2019-06-24 | 東京エレクトロン株式会社 | 選択的窒化シリコンエッチングの方法 |
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