JPH0548559B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のアクセスポートを備えること
により、同時に複数のデータの読み出しと複数の
データの書込みを可能にすることで、メモリを共
有する複数のプロセツサからなるマルチプロセツ
サ・システムの共有メモリアクセス速度を高速化
するマルチポート・メモリ装置に関するものであ
る。

（従来の技術） 計算機システムに対する処理要求が複雑且つ高
度になつた結果、計算機システムの処理中枢であ
るプロセツサを複数にしたマルチプロセツサ・シ
ステムを使用した並列処理への期待が高まつてき
ている。このマルチプロセツサ・システムにおけ
るプロセツサ間の情報伝達手段として、共有メモ
リを使用する方式がある。複数のプロセツサにア
クセスされる共有メモリを実現する手段として
は、マルチプロセツサ・システムを構成する複数
のプロセツサと共有メモリをバスで結合し、バス
の使用権を調停する専用ハードウエア（アービ
タ）を使用するバス結合方式がある。

（発明が解決しようとする問題点） 従来のバス結合方式を使用した共有メモリで
は、バスの使用権を調停するアービタが共有メモ
リをアクセスするプロセツサを１台決定すること
で、共有メモリのアクセスを希望する複数のプロ
セツサによる共有メモリの取り合いの問題を解決
していた。すなわち、アービタが共有メモリアク
セス権の調停をすることで、複数のプロセツサに
よる共用メモリアクセス要求を逐次的に処理して
いた。したがつて、マルチプロセツサ・システム
を構成するプロセツサの個数が多くなると、共用
メモリのアクセス頻度が高くなり、共用メモリア
クセスを逐次的に処理する従来方式では、共用メ
モリアクセスがネツクとなり、プロセツサを複数
にした並列処理の効果を充分発揮できないという
問題があつた。

本発明の目的は、従来技術では逐次的に処理し
ていた共用メモリアクセスを、複数のアクセスポ
ートを備え、同時に複数のデータの読み出しと複
数のデータの書込みを可能にすることで、共用メ
モリアクセスを並列に処理できるマルチポート・
メモリを提供することにある。

（問題を解決する手段） 前述の問題点を解決するために、本発明が提供
するマルチポート・メモリ装置は、複数の入出力
共用アクセスポートを備え、前記アクセスポート
の個数と同数の行と列からなる格子状に配列され
た前記アクセスポートの個数の二乗個のメモリ
と、１つの列上に配置された前記アクセスポート
の個数と同数の前記メモリの出力から記憶してい
るデータを再生し前記アクセスポートに出力する
列毎に設けられた復号器と、前記復号器の入力と
なる前記メモリの出力と前記復号器に割り付けら
れた前記アクセスポートに送られて来た書込みデ
ータから任意の行上に配置された前記アクセスポ
ートの個数の同数の前記メモリに書込むデータを
生成する行毎に設けられた符号器からなる１ビツ
ト幅のマルチポート・メモリがデータのビツト幅
の個数からなり、データの１ビツトをアクセスポ
ートの個数と同数のビツトで表現し、アクセスサ
イクルが読み出しフエーズと書込みフエーズから
なり、読み出しフエーズでは列毎にアドレスを与
え、書込みフエーズでは行毎にアドレスを与える
ことで、１回のアクセスサイクル中に、アクセス
するデータの個数が前記アクセスポートと個数以
下であれば、任意の個数のデータ読み出しと任意
の個数のデータ書込みが出来ることを特徴とす
る。

（作用） 本発明のマルチポート・メモリ装置は、データ
のビツト幅と同数の１ビツト幅マルチポート・メ
モリで構成する。各１ビツト幅・マルチポート・
メモリはデータの各ビツトの記憶を担当し、全１
ビツト幅・マルチポート・メモリの出力を繁ぎ合
わせるとデータ値となる。記憶するデータの１ビ
ツトはアクセスポートの個数と同数のビツトで符
号化する。アクセスポートが４個の例を使用し
て、本発明のマルチポート・メモリ装置を構成す
る１ビツト幅・マルチポート・メモリの特徴を説
明する。第２図が、１ビツト幅・マルチポート・
メモリのデータを記憶するメモリ部の構成であ
る。４行４列の格子状に16個の１ビツト幅メモリ
が配置されている。２００，２０１，２０２，２
０３が第１行を構成するメモリである。このメモ
リは、従来から存在する１ビツト幅のランダムア
クセスメモリである。したがつて、数メガビツト
のランダムアクセスメモリを使用し、大容量の１
ビツト幅・マルチポート・メモリを実現すること
も可能である。２００，２１０，２２０，２３０
が第１列を構成するメモリである。１つの行に属
する４個のメモリ、同じ値を記憶している。一つ
の列の上に配置された４個のメモリは、符号化し
たビツトの４個のコードを記憶する。各コードは
１ビツト幅である。各列には、列に属する４個の
メモリが記憶しているコートからデータの１ビツ
トを再生する復号器か存在する。データの１ビツ
トを符号化する時に使用する４個のコードは、任
意の３個のコードを固定し、残りのコードを変化
させて、データのビツトを反転できなければなら
ない。符号化の一例として、パリテイチエツカの
機能がある。この場合、復号器と符号器は、偶数
パリテイの時の出力を０とし、奇数パリテイの時
の出力を１とする。データのビツトは、偶数パリ
テイの時を０、奇数パリテイの時を１とする。

上記コードを使用した本発明のマルチポート・
メモリ装置を構成する１ビツト幅マルチポート・
メモリのデータ書込操作を説明する。第３図は、
書込操作前のメモリの書込番地の状態である。３
２０，３２１，３２２，３２３がアクセスポート
２が使用する行の４個のメモリの内容である。３
０２，３１２，３２２，３３２がアクセスポート
２が使用する列の４個のメモリの内容である。ア
クセスポート２を使用し“１”を書く例を使用
し、書込操作を説明する。アクセスフエーズは２
フエーズからなる。第１フエーズは、第２列に属
する４個のメモリの書込番地のコードを読み出
し、第２行の符号器が書込値と第２列の読み出し
コードから第２行に書込む値を生成す。第４図
は、第１フエーズでメモリの書込番地を読み出し
た時の状態である。４０２，４１２，４２２，４
３２が第２列に属するメモリの書込番地の内容で
ある。第２列の読み出しコード（０、０、０、
０）は偶数パリテイであるから、データのビツト
は“０”とわかる。したがつて、符号器の入力は
第２列の出力４０２，４１２，４３２の値（０、
０、０）と書込値１であるから、符号器は１を出
力する。第２フエーズでは、第１フエーズで符号
器が生成した書込値を第２行のメモリの書込番地
に書込む。第５図は、第２フエーズ終了後の書込
番地の状態である。５２０，５２１，５２２，５
２３が第２行の書込番地の内容である。値が
“０”から“１”に書き換えられている。この書
込操作では、アクセスポートに対応した行に属す
る全てのメモリの書込番地の内容を書き換えるの
で、どの列を読み出しても、書込番地の内容は
“１”に変わつている。書込操作は、第１フエー
ズでは、書込に使用するアクセスポートの列に属
するメモリの内容を読み出すが、その他のアクセ
スポートの属する列は未使用である。同様に、第
２フエーズでは、書込に使用するアクセスポート
の行に属するメモリに書込操作を行うが、その他
のアスセスポートに属する行は未使用である。し
たがつて、説明の例で使用した本発明のマルチポ
ート・メモリでは、４個のアクセスポートを異な
る番地に対する書込に使用することができる。

この結果、本発明のマルチポート・メモリのア
クセス・サイクルのデータ読み出しフエーズとデ
ータ書込みフエーズの２フエーズにすると、アク
セスするデータの総数がアクセスポートの個数以
下であれば、複数のデータの読み出しと複数のデ
ータの書込みを１回のアクセス・サイクルで実行
することができる。

（実施例） 本発明の実施例について、図面を参照して詳細
に説明する。第１図は、アクセスポートの個数が
４個、データ幅が３ビツトの場合の本発明のマル
チポート・メモリの実施例である。

１００がデータの各ビツトを記憶する１ビツト
幅マルチポート・メモリである。１ビツト幅マル
チオート・メモリ１００のデータを記憶するメモ
リ部は、４行４列の格子状に配置された16個の１
ビツト幅のメモリ１３０からなる。ダイナミツク
メモリのリフレツシユ機能を用意すれば、１メガ
ビツトのダイナミツクメモリも使用可能で、大容
量の１ビツト幅マルチポート・メモリの実現が可
能である。データのビツト読み出しで使用する復
号器１１０はメモリの各列に用意する。データの
ビツト書込で使用する符号器１２０はメモリの各
行に用意する。第６図は、１ビツト幅マルチポー
ト・メモリ１００の実施例のより詳細なブロツク
図である。復号器１１０と符号器１２０は、偶数
パリテイで０を出力し、奇数パリテイで１を出力
するパリテイ生成器で良い。この場合、１個の列
に属する４個のメモリの出力が偶数パリテイであ
ればデータのビツト値は０、奇数パリテイであれ
ばデータのビツト値は１とする。

６１１，６１２，６１３，６１４は、第１行に
属する１ビツト幅のメモリである。アクセスポー
ト０を使用した書込操作で、メモリ６１１，６１
２，６１３，６１４に書込を行う。６１１，６２
１，６３１，６４１は第１列に属する１ビツト幅
のメモリである。アクセスポート０を使用した読
み出し、または、書込操作で、メモリ６１１，６
２１，６３１，６４１を読み出す。最初に、読み
出し操作を説明する。読み出し操作は、アクセス
サイクルの第１フエーズ（データ読み出しフエー
ズ）で終了する。アクセスポート０を使用した読
み出しを例に説明する。アクセスポート０を使用
する読み出し操作では、読み出し番地は第１列に
属するメモリ６１１，６２１，６３１，６４１に
送られる。メモリ６１１は常にアドレスポート０
のアドレスを受けるが、他のメモリ６２１，６３
１，６４１は、書込み操作で、他のアドレスポー
トから書込み番地を受ける。この為、選択器６２
７，６３７，６４７を使用し、アドレスポート０
から読み出し番地を受け取る。第１列に属する４
個のメモリ６１１，６２１，６３１，６４１の出
力はアクセスポート０に割り当てられた復号器６
１０にもり解読され、解読結果の記憶データのビ
ツト値がアクセスポート０に出力される。復号器
６１０は、偶数パリテイ時の出力が０、奇数パリ
テイ時の出力が１であるパリテイ生成器であるか
ら、メモリ６１１，６２１，６３１，６４１の出
力４ビツトが偶数パリテイであれば０を出力す
る。また、奇数パリテイであれば１を出力する。

次に、書込み操作を説明する。６１１，６２
１，６３１，６４１が第１行に属するメモリであ
る。アクセスサイクルの第１フエーズは、読み出
し動作の場合と同様、第１列のメモリ６１１，６
２１，６３１，６４１に書込み番地を与え、４個
のメモリ６１１，６２１，６３１，６４１を読み
出す。アクセスポート０に割り当てられた符号器
６１５はメモリ６２１，６３１，６４１の出力と
アクセスポート０の書込み値から第１行に属する
メモリ６１１，６２１，６３１，６４１へ書込む
値を生成する。符号器６１５も復号器６１０と同
じ種類のパリテイ生成器である。したがつて、第
１フエーズで読み出したメモリ６２１，６３１，
６４１の出力３ビツトが奇数パリテイで、アクセ
スボート０の書込みデータが０の場合、符号器６
１５の入力は奇数パリテイとなるので、１を出力
する。第２フエーズは、第１フエーズで符号器６
１５が生成した書込みデータを第１行に属するメ
モリ６１１，６１２，６３１，６４１に書込む。
この為、選択器６１７，６１８，６１９がアドレ
スポート０から書込み番地を選択し、メモリ６１
２，６３１，６４１に与える。メモリ６１１は、
常に、アドレスポート０から番地を受けている。
第２フエーズの書込みが終了すると、第１行のメ
モリ６１１，６１２，６３１，６４１の書込番地
の値が１に書き換えられる。その結果、奇数パリ
テイであつた第１列に属するメモリ６１２，６３
１，６４１の書込番地の値３ビツトに、メモリ６
１１の１が追加され、第１列の６１１，６１２，
６３１，６４１の書込番地の値４ビツトが偶数パ
リテイになり、データのビツト値は０に変る。さ
らに、メモリ６１２，６３１，６４１も書き換え
られているので、他の列のデータ書込番地のデー
タのビツト値も０になつている。

（発明の効果） 本発明のマルチポート・メモリは、格子状に配
置したアクセスポートの個数の二乗個のメモリを
使用し、アクエスサイクルを読み出しフエーズと
書込みフエーズに分け、読み出しフエーズでは各
アクセスポートが特定の列に属するメモリの読み
出しを行い、その例に属する全てのメモリの出力
するコードから記憶しているデータのビツトを再
生し、書込みフエーズでは、読み出しフエーズで
読み出したコードから書込むべきコードを生成
し、各アクセスポートが特定の行に属するメモリ
のその書込コード書込むことを特徴としている。
この結果、アクセスポートの個数以下であれば、
１アクセスサイクル中に、任意個数のデータの読
み出しと任意個数のデータ書込みを可能にしてい
る。

【図面の簡単な説明】

第１図は、アクセスポートが４個、データのビ
ツト幅が３ビツトの場合の本発明のマルチポー
ト・メモリ装置の実施例のブロツク図である。１
００が１ビツト幅のマルチポート・メモリ、１１
０が復号器、１２０が符号器、１３０が１ビツト
幅のメモリである。 第２図は、１ビツト幅マルチポート・メモリ部
の構成図である。２００，２０１，２０２，２０
３，２１０，２１１，２１２，２１３，２２０，
２２１，２２２，２２３，２３０，２３１，２３
２，２３３は１ビツト幅のメモリである。 第３図は、書込操作前の書込番地の内容であ
る。３００，３０１，３０２，３０３，３１０，
３１１，３１２，３１３，３２０，３２１，３２
２，３２３，３３０，３３１，３３２，３３３は
書込番地の内容である。 第４図は、書込操作第１フエーズの書込番地の
内容である。４００，４０１，４０２，４０３，
４１０，４１１，４１２，４１３，４２０，４２
１，４２２，４２３，４３０，４３１，４３２，
４３３は書込番地の内容である。 第５図は、書込操作終了後の書込番地の内容で
ある。５００，５０１，５０２，５０３，５１
０，５１１，５１２，５１３，５２０，５２１，
５２２，５２３，５３０，５３１，５３２，５３
３は書込番地の内容である。 第６図は、本発明のマルチポート・メモリを構
成する１ビツト幅マルチポート・メモリの実施例
のブロツク図である。６１１，６１２，６１３，
６１４，６２１，６２２，６２３，６２４，６３
１，６３２，６３３，６３４，６４１，６４２，
６４３，６４４は１ビツト幅のメモリ、１０，２
０，３０，４０は複号器用のパリテイ生成器、１
５，２５，３５，４５は符号器用のパリテイ生成
器、１７，１８，１９，２７，２８，２９，３
７，３８，３９，４７，４８，４９はアドレス切
替用の選択器である。

Claims (1)

【特許請求の範囲】
1. １ 複数の入出力共用アクセスポートを備え、前
   記アクセスポートの個数と同数の行と列からなる
   格子上に配列された前記アクセスポートの個数の
   二乗個のメモリと、１つの列上に配置された前記
   アクセスポートの個数と同数の前記メモリの出力
   から記憶しているデータを再生し前記アクセスポ
   ートに出力する列毎に設けられた複号器と、前記
   複号器の入力となる前記メモリの出力と前記複合
   器に割り付けられた前記アクセスポートに送られ
   て来た書込みデータから任意の行上に配置された
   前記アクセスポートの個数と同数の前記メモリに
   書込むデータを生成する行毎に設けられた符号器
   からなる１ビツト幅のマルチポート・メモリがデ
   ータのビツト幅の個数からなり、データの１ビツ
   トをアクセスポートの個数と同数のビツトで表現
   し、アクセスサイクルが読み出しフエーズと書込
   みフエーズからなり、読み出しフエーズでは列毎
   にアドレスを与え、書込みフエーズでは行毎にア
   ドレスを与えることで、１回のアクセスサイクル
   中に、アクセスするデータの個数が前記アクセス
   ポートと個数以下であれば、任意の個数のデータ
   読み出しと任意の個数のデータ書込みが出来るこ
   とを特徴とするマルチポート・メモリ装置。