JPS6343377A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS6343377A JPS6343377A JP61186904A JP18690486A JPS6343377A JP S6343377 A JPS6343377 A JP S6343377A JP 61186904 A JP61186904 A JP 61186904A JP 18690486 A JP18690486 A JP 18690486A JP S6343377 A JPS6343377 A JP S6343377A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- selection
- insulating film
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は浮遊ゲートと制−ゲート及び選択用ゲートを有
する不揮発性半導体記憶装置に係り、特に電気的に書き
換え可能なメモリ装濾嘉こ関する。
する不揮発性半導体記憶装置に係り、特に電気的に書き
換え可能なメモリ装濾嘉こ関する。
（従来の技術）
浮遊ゲートを有する這気的ｌζ誓き換え可能な不揮発性
メモリとして１例えば第３図に示すものが知られている
。第３図の（ａ）は平面図であり、（ｂ） 。
メモリとして１例えば第３図に示すものが知られている
。第３図の（ａ）は平面図であり、（ｂ） 。
（Ｃ）はそれぞれ（ａ）のＡ −Ａ’ 、 Ｂ−Ｂ’断
面図である。
面図である。
ｐ型シリコン基板（１１）に形成されたｎ Ｉｎ（Ｂ
ｘ）（１２３） 、こｎらのｎ＋層（１２１）、（１２
３）間に絶縁膜を介して積層された浮遊ゲート（１３）
とメモリトランジスタのチャネル領域においてゲート巾
が浮遊ゲート（【３）より小さい利脚ゲー） （１４）
によりメモリトランジスタが構成されている。またｎ土
層（１２４）。
ｘ）（１２３） 、こｎらのｎ＋層（１２１）、（１２
３）間に絶縁膜を介して積層された浮遊ゲート（１３）
とメモリトランジスタのチャネル領域においてゲート巾
が浮遊ゲート（【３）より小さい利脚ゲー） （１４）
によりメモリトランジスタが構成されている。またｎ土
層（１２４）。
（１２２）とこれらのｎ＋層（１２４）、（１２２）間
に、ｅａ膜を介して利脚ゲー） （１４）と同時に形成
された選択用ゲート（１５） Ｉこより選択用トランジ
スタが構成されている。記憶内容の４き換えはｎ土層（
１２４）と連続的に形成されたｎ ＋Ｉ＠ （１２３）
上にトンネル電流の流えうる薄論絶縁膜（１７）を介し
て浮遊ゲート（１３） を積層させて、浮遊ゲート（Ｌ
３）とｎ＋１ （１２３）間の電荷の授受着こより行わ
れている。 （１８）はフィールド絶縁膜である。セ
ルマトリクスから１つのメモリセルｔａ択するには、浮
遊ゲー） （１３）より電子を放出する場合１選択用ト
ランジスタの選択用ゲート（１５）とドレイン（１２２
）に高電圧を印加し制御ゲー） （１４）は低電位にす
る事に行われ、浮遊ゲート（１３）に電子を注入する場
合は、制御ゲート（１４） ｅバイトごとにデコードし
、デコードされ九￥ｉＩＪ！ｎゲー） （１４）に高電
圧を印加し選択用ゲート（１５）メモリトランジスタの
ソース（１２１）は低電位にする事によシ行われる。読
み出し時には例えば選択用ゲー） （１５）に５ｖを印
加しておき、ドレイン（１２２）に２Ｖｔ制脚ゲート（
１４）に５Ｖ印加する事によ）、メモリトランジスタが
オン又はオフかを判定する。
に、ｅａ膜を介して利脚ゲー） （１４）と同時に形成
された選択用ゲート（１５） Ｉこより選択用トランジ
スタが構成されている。記憶内容の４き換えはｎ土層（
１２４）と連続的に形成されたｎ ＋Ｉ＠ （１２３）
上にトンネル電流の流えうる薄論絶縁膜（１７）を介し
て浮遊ゲート（１３） を積層させて、浮遊ゲート（Ｌ
３）とｎ＋１ （１２３）間の電荷の授受着こより行わ
れている。 （１８）はフィールド絶縁膜である。セ
ルマトリクスから１つのメモリセルｔａ択するには、浮
遊ゲー） （１３）より電子を放出する場合１選択用ト
ランジスタの選択用ゲート（１５）とドレイン（１２２
）に高電圧を印加し制御ゲー） （１４）は低電位にす
る事に行われ、浮遊ゲート（１３）に電子を注入する場
合は、制御ゲート（１４） ｅバイトごとにデコードし
、デコードされ九￥ｉＩＪ！ｎゲー） （１４）に高電
圧を印加し選択用ゲート（１５）メモリトランジスタの
ソース（１２１）は低電位にする事によシ行われる。読
み出し時には例えば選択用ゲー） （１５）に５ｖを印
加しておき、ドレイン（１２２）に２Ｖｔ制脚ゲート（
１４）に５Ｖ印加する事によ）、メモリトランジスタが
オン又はオフかを判定する。
この様な構造のメモリセルでは、浮遊ゲー） （１３）
と選択用ゲー） （１５）が別々に形成されているため
。
と選択用ゲー） （１５）が別々に形成されているため
。
選択用トランジスタの選択用ゲー） （１５）端部から
メモリトランジスタの浮遊ゲート（［３）の端部までの
距離は、パターニングする時のエツチングｉｒｔ度にマ
スクの合わせ清度ｔこよるズレが加わり、均一に形成す
ることが難しい。
メモリトランジスタの浮遊ゲート（［３）の端部までの
距離は、パターニングする時のエツチングｉｒｔ度にマ
スクの合わせ清度ｔこよるズレが加わり、均一に形成す
ることが難しい。
従って、自己整合で形成されるｎ十領域（１２４）Ｉこ
おける抵抗ｆＩ！はこの距離によって決まるため、抵抗
値が不均一となり、読み出し時におけるセルのオン時の
ドレイン電流の不均等を抑える事が困難であると同時に
浮遊ゲー） （１３）と選択ゲート（１５）が接触し、
浮遊ゲー） （１３）と選択用ゲー） （１５）間の接
触部分で電界集中が起こり耐圧的に問題とならない様に
、浮遊ゲート（１３）と選択用ゲート（１５）間の距離
をとる必要がある丸め、その合わせ９度に対する余裕を
考慮する必要があり、パターニングする時のエツチング
種度だけでは決定できないため、狭める事が出来ず、セ
ル面積を縮小する事が不可能であった。また浮遊ゲー）
（１３）上の絶縁膜（１６ｂ）を形成する場合、選択
用ゲー） （１５）下の絶縁膜と同時に形成されるため
、膜厚が互いに連動してしまい膜厚を互いに独立に設定
する事が出来なかつ念、まな、選択用ゲート（１５）下
の膜厚は書き換え時に高電圧が印加されるため耐圧上厚
い方が望ましいが、浮遊ゲー） （１３）上の膜厚は書
き込み易さを考えると浮遊ゲー） （１３）とｎ＋領領
域１２３）間で薄い酸化膜（１７）を介して形成される
容量に対する浮遊ゲー） （１３）と制御ゲート（１４
）間で形成される容量との比は大きい方が良いため薄い
方が望ましい。
おける抵抗ｆＩ！はこの距離によって決まるため、抵抗
値が不均一となり、読み出し時におけるセルのオン時の
ドレイン電流の不均等を抑える事が困難であると同時に
浮遊ゲー） （１３）と選択ゲート（１５）が接触し、
浮遊ゲー） （１３）と選択用ゲー） （１５）間の接
触部分で電界集中が起こり耐圧的に問題とならない様に
、浮遊ゲート（１３）と選択用ゲート（１５）間の距離
をとる必要がある丸め、その合わせ９度に対する余裕を
考慮する必要があり、パターニングする時のエツチング
種度だけでは決定できないため、狭める事が出来ず、セ
ル面積を縮小する事が不可能であった。また浮遊ゲー）
（１３）上の絶縁膜（１６ｂ）を形成する場合、選択
用ゲー） （１５）下の絶縁膜と同時に形成されるため
、膜厚が互いに連動してしまい膜厚を互いに独立に設定
する事が出来なかつ念、まな、選択用ゲート（１５）下
の膜厚は書き換え時に高電圧が印加されるため耐圧上厚
い方が望ましいが、浮遊ゲー） （１３）上の膜厚は書
き込み易さを考えると浮遊ゲー） （１３）とｎ＋領領
域１２３）間で薄い酸化膜（１７）を介して形成される
容量に対する浮遊ゲー） （１３）と制御ゲート（１４
）間で形成される容量との比は大きい方が良いため薄い
方が望ましい。
（発明が解決しようとする問題点）
本発明は上記の点に鑑みなされたもので、製造工程上で
生ずるメモリトランジスタのオン時のドレイン電流の不
均一を極力抑え、アクセスタイムが均一で且つ選択ゲー
トと浮遊ゲート間距離を狭め面積を縮小出来、また浮遊
ゲート上の絶縁膜の膜厚を選択ゲート下の膜厚と独立に
設定できる不揮発性半導体記憶装置を提供する事を目的
としている。
生ずるメモリトランジスタのオン時のドレイン電流の不
均一を極力抑え、アクセスタイムが均一で且つ選択ゲー
トと浮遊ゲート間距離を狭め面積を縮小出来、また浮遊
ゲート上の絶縁膜の膜厚を選択ゲート下の膜厚と独立に
設定できる不揮発性半導体記憶装置を提供する事を目的
としている。
（問題点を解決する念めの手段）
本発明は浮遊ゲートと利仰ゲートからなるメモリ・トラ
ンジスタと選択用トランジスタを有し。
ンジスタと選択用トランジスタを有し。
前記浮遊ゲートへの電荷の授受は半導体基板表面に形成
された前記半導体基板と逆導電型の高濃度不純物領域と
の間でトンネル電流の流れうる薄い絶ｆ＆膜を介して行
われ、ｎ記浮遊ゲートに絶縁膜を介して積層される前記
制御ゲートは、前記メモリトランジスタのチャネル領域
において前記浮遊ゲートのゲート巾よシも小さく形成さ
れている買気的書き換え可能な不揮発性半導体記憶装置
において、前記浮遊ゲートをパターニングする時のエツ
チング工程で前記選択用トランジスタの選択用ゲートが
同時に形成されていることを特徴とする不揮発性半導体
記憶装置である。
された前記半導体基板と逆導電型の高濃度不純物領域と
の間でトンネル電流の流れうる薄い絶ｆ＆膜を介して行
われ、ｎ記浮遊ゲートに絶縁膜を介して積層される前記
制御ゲートは、前記メモリトランジスタのチャネル領域
において前記浮遊ゲートのゲート巾よシも小さく形成さ
れている買気的書き換え可能な不揮発性半導体記憶装置
において、前記浮遊ゲートをパターニングする時のエツ
チング工程で前記選択用トランジスタの選択用ゲートが
同時に形成されていることを特徴とする不揮発性半導体
記憶装置である。
（作用）
本発明では第１図１こ示す如く、浮遊ゲー） （１３）
と選択用ゲー） （１５）が、同時に形成されている事
より、浮遊ゲート（１３）と選択用ゲー） （１５）を
別々にパターニングする際に起きるマスクの合わせによ
るズレは生じず、選択用ゲー） （１５）の端部と浮遊
ゲー） （１３）の端部までの距ｍは両ゲートを同時に
パターニングする時のエツチング精度で決まるためその
間の抵抗は各素子間で均等で絖み出し時のドレイン電流
が均一となシ、またその距離も狭める事が出来るため、
アクセスタイムのバラツキが少なく１面積の縮小が可能
で、浮遊ゲー） （１３）上の絶縁膜（１６ｂ）と選択
用ゲート下の絶縁膜（ｔ６ａ）の膜厚を独立に設定でき
る素子を実現している。゛（実施列） 次に、本発明を第１図（ａ）〜（Ｃ）、そのＢ −Ｂ’
断面の第２図（ａ）〜（ｄ）に示す実施例を用いて説明
する最初に第２図（ａ） ｆこ示すクロく、ｐ型シリコ
ン基板（１１）上ＩこＡｓをイオン注入してｎ土層（１
２１）、（１２３）′を形成する０次にゲート絶縁膜（
４６ａ）を形成した後、ｎ土層（１２３）上の所望の位
置の絶縁膜を除去しｔ後、膜厚１００Ａのトンネル絶縁
膜（１７）を形成する。 （１８）はフィールド％！
！縁膜である０次に第２図（ｂ）に示す、ｔＩＩに全面
に気相成長により多結晶ケイ素を堆積し、所望の形状に
マスク材（２０）を残置し念後１反Ｃ性イオンエツチン
グにより、１Ｉ（Ｊ１２１１ゲ−） （１５）と浮遊ゲ
ート（１３） ′ｉｔ同時に形成する。次ｉこ第２図（
ｅ）に示す如く全面に絶縁膜（１６ｂ）を形成しｔ後、
気相成長によシ、多結晶ケイ素を堆噴し所望の形状Ｉこ
マスク材（２０）を残置し１反応性イオンエツチングに
よｐ′＃Ｊ！Ｊ 却ゲー） （１４）を形成し、自己整
合によυＡｓ十 又はｐ＋ｔイオン注入してｎ ＋ 層
（１２２）、（１２４） ｆｔ形成する（第２図（ｄ）
）。
と選択用ゲー） （１５）が、同時に形成されている事
より、浮遊ゲート（１３）と選択用ゲー） （１５）を
別々にパターニングする際に起きるマスクの合わせによ
るズレは生じず、選択用ゲー） （１５）の端部と浮遊
ゲー） （１３）の端部までの距ｍは両ゲートを同時に
パターニングする時のエツチング精度で決まるためその
間の抵抗は各素子間で均等で絖み出し時のドレイン電流
が均一となシ、またその距離も狭める事が出来るため、
アクセスタイムのバラツキが少なく１面積の縮小が可能
で、浮遊ゲー） （１３）上の絶縁膜（１６ｂ）と選択
用ゲート下の絶縁膜（ｔ６ａ）の膜厚を独立に設定でき
る素子を実現している。゛（実施列） 次に、本発明を第１図（ａ）〜（Ｃ）、そのＢ −Ｂ’
断面の第２図（ａ）〜（ｄ）に示す実施例を用いて説明
する最初に第２図（ａ） ｆこ示すクロく、ｐ型シリコ
ン基板（１１）上ＩこＡｓをイオン注入してｎ土層（１
２１）、（１２３）′を形成する０次にゲート絶縁膜（
４６ａ）を形成した後、ｎ土層（１２３）上の所望の位
置の絶縁膜を除去しｔ後、膜厚１００Ａのトンネル絶縁
膜（１７）を形成する。 （１８）はフィールド％！
！縁膜である０次に第２図（ｂ）に示す、ｔＩＩに全面
に気相成長により多結晶ケイ素を堆積し、所望の形状に
マスク材（２０）を残置し念後１反Ｃ性イオンエツチン
グにより、１Ｉ（Ｊ１２１１ゲ−） （１５）と浮遊ゲ
ート（１３） ′ｉｔ同時に形成する。次ｉこ第２図（
ｅ）に示す如く全面に絶縁膜（１６ｂ）を形成しｔ後、
気相成長によシ、多結晶ケイ素を堆噴し所望の形状Ｉこ
マスク材（２０）を残置し１反応性イオンエツチングに
よｐ′＃Ｊ！Ｊ 却ゲー） （１４）を形成し、自己整
合によυＡｓ十 又はｐ＋ｔイオン注入してｎ ＋ 層
（１２２）、（１２４） ｆｔ形成する（第２図（ｄ）
）。
以降は周知の如く配線用金属材料（Ａｎ ）で配祿を行
い素子を形成する。このメモリセルにおいて浮遊ゲー）
（１３）と選択用ゲー） （１４） ’ｅ別々にパタ
ーニングする際のマスクの合わせによる精度を排除でき
る九め選択用トランジスタの選択用ゲート（１５）端部
から、メモリトランジスタの浮遊ゲート（１３）端部ま
での距離が均等となり１選択用トランジスタとメモリト
ランジスタ間に挿入される抵抗の不均一が抑えられるこ
とで、読み出し時のセルのオン時のドレイン電流のバラ
ツキが少ない、またその距離は多結晶ケイ素をパターニ
ングする際のエツチング精度と浮遊ゲート（１３）と遺
沢用ゲー） （１５）が接触しないための最小限の間隔
で決定されるため１、各々のゲートをパターニングする
時のマスクの合わせ精度より求まる合わせに対する余裕
を考慮する必要がなく、選択用トランジスタとメモリト
ランジスタ間の距ａｋ狭めセル面積の縮小が可能となる
。まｔ浮遊ゲート（１３）上の絶縁膜（１６ｂ）の膜厚
は選択用ゲート下の絶縁膜（ｔ６ａ）の膜厚と独立に設
定出来るため、絶縁膜（１６ａ）の膜厚を厚く絶縁膜（
ｘｓｂ）の膜厚を薄くでき書き換え時における選択用ゲ
ー） （１５） に印加される高電圧に対して耐圧を向
上させかつ書き換えが容易な素子が可能となる。
い素子を形成する。このメモリセルにおいて浮遊ゲー）
（１３）と選択用ゲー） （１４） ’ｅ別々にパタ
ーニングする際のマスクの合わせによる精度を排除でき
る九め選択用トランジスタの選択用ゲート（１５）端部
から、メモリトランジスタの浮遊ゲート（１３）端部ま
での距離が均等となり１選択用トランジスタとメモリト
ランジスタ間に挿入される抵抗の不均一が抑えられるこ
とで、読み出し時のセルのオン時のドレイン電流のバラ
ツキが少ない、またその距離は多結晶ケイ素をパターニ
ングする際のエツチング精度と浮遊ゲート（１３）と遺
沢用ゲー） （１５）が接触しないための最小限の間隔
で決定されるため１、各々のゲートをパターニングする
時のマスクの合わせ精度より求まる合わせに対する余裕
を考慮する必要がなく、選択用トランジスタとメモリト
ランジスタ間の距ａｋ狭めセル面積の縮小が可能となる
。まｔ浮遊ゲート（１３）上の絶縁膜（１６ｂ）の膜厚
は選択用ゲート下の絶縁膜（ｔ６ａ）の膜厚と独立に設
定出来るため、絶縁膜（１６ａ）の膜厚を厚く絶縁膜（
ｘｓｂ）の膜厚を薄くでき書き換え時における選択用ゲ
ー） （１５） に印加される高電圧に対して耐圧を向
上させかつ書き換えが容易な素子が可能となる。
本発明によれば、選択用トランジスタとメモリトランジ
スタの間に挿入されている抵抗を均一に出来るため、読
み出し時のセルのオン時のドレイン電流が均等となり、
アクセス拳タイムの不均一が少なく選択用ゲートと浮遊
ゲート間距Ｍ１を狭める事で面ｎＩを小さく且つ、浮遊
ゲート上信頼性膜の膜厚を独立に設定可能な信頼性の高
い素子が実現できる。
スタの間に挿入されている抵抗を均一に出来るため、読
み出し時のセルのオン時のドレイン電流が均等となり、
アクセス拳タイムの不均一が少なく選択用ゲートと浮遊
ゲート間距Ｍ１を狭める事で面ｎＩを小さく且つ、浮遊
ゲート上信頼性膜の膜厚を独立に設定可能な信頼性の高
い素子が実現できる。
第１図は本発明の一実施例のメモリセルの構成を示す図
、第２図は本発明の一実施例を示す＠面図、第３図は従
来のメモリセルの構成を示す図である。 １１・・・ｐ型Ｓｔ基板、１２１ ・・・ｎ＋ソース領
域。 １２２・・・ｎ＋ドレイン領域、ｌ ２３ 、 ｌ ２
４・・・ｎ土層、１３・・・浮遊ゲート、１４・・・制
御ゲート、１５・・・選択用ゲー）、１６ａ、１６ｂ・
・・絶縁膜、１７・・・トンネル酸化膜、１８・・・フ
ィールド絶縁膜、２０・・・マスク材。 代理人 弁理士 則 近 Ｍ 借 間 竹 花 喜久男 （ｂ） （Ｃ） 第 ｌ 図 （ｄ−） 第 ２ 閃
、第２図は本発明の一実施例を示す＠面図、第３図は従
来のメモリセルの構成を示す図である。 １１・・・ｐ型Ｓｔ基板、１２１ ・・・ｎ＋ソース領
域。 １２２・・・ｎ＋ドレイン領域、ｌ ２３ 、 ｌ ２
４・・・ｎ土層、１３・・・浮遊ゲート、１４・・・制
御ゲート、１５・・・選択用ゲー）、１６ａ、１６ｂ・
・・絶縁膜、１７・・・トンネル酸化膜、１８・・・フ
ィールド絶縁膜、２０・・・マスク材。 代理人 弁理士 則 近 Ｍ 借 間 竹 花 喜久男 （ｂ） （Ｃ） 第 ｌ 図 （ｄ−） 第 ２ 閃
Claims (1)
- 浮遊ゲートと制御ゲートからなるメモリ・トランジスタ
と選択用トランジスタを有し、前記浮遊ゲートへの電荷
の授受は半導体基板表面に形成された前記半導体基板と
逆導電型の高濃度不純物領域との間でトンネル電流の流
れうる薄い絶縁膜を介して行われ、前記浮遊ゲートに絶
縁膜を介して積層される前記制御ゲートは、前記メモリ
トランジスタのチャネル領域において前記浮遊ゲートの
ゲート巾よりも小さく形成されている電気的書き換え可
能な不揮発性半導体記憶装置において、前記浮遊ゲート
をパターニングする時のエッチング工程で前記選択用ト
ランジスタの選択用ゲートが同時に形成されていること
を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186904A JPS6343377A (ja) | 1986-08-11 | 1986-08-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61186904A JPS6343377A (ja) | 1986-08-11 | 1986-08-11 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6343377A true JPS6343377A (ja) | 1988-02-24 |
Family
ID=16196716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61186904A Pending JPS6343377A (ja) | 1986-08-11 | 1986-08-11 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
-
1986
- 1986-08-11 JP JP61186904A patent/JPS6343377A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
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