JPS6343409A - 差動増巾回路 - Google Patents
差動増巾回路Info
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- JPS6343409A JPS6343409A JP61189112A JP18911286A JPS6343409A JP S6343409 A JPS6343409 A JP S6343409A JP 61189112 A JP61189112 A JP 61189112A JP 18911286 A JP18911286 A JP 18911286A JP S6343409 A JPS6343409 A JP S6343409A
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- inverter circuit
- cmos inverter
- output
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、２つの信号の電圧差を増巾する差動増巾回
路に関し、特にＣＭＯ３型半導体集積回路装置として構
成されたものに関する。
路に関し、特にＣＭＯ３型半導体集積回路装置として構
成されたものに関する。
第４図は従来のこの種の差動増巾回路からなるセンスア
ンプ回路であり、通常カレントミラーと呼ばれる回路を
示したものである０図中、Ｐｌ及びＮ１は第１のＣＭ
ＯＳインバータ回路Ｉを構成するそれぞれ第１のＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタ、Ｐ２及
びＮ２はそれぞれ第２のＣＭＯＳインバータ回路■を構
成する第２のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタである。
ンプ回路であり、通常カレントミラーと呼ばれる回路を
示したものである０図中、Ｐｌ及びＮ１は第１のＣＭ
ＯＳインバータ回路Ｉを構成するそれぞれ第１のＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタ、Ｐ２及
びＮ２はそれぞれ第２のＣＭＯＳインバータ回路■を構
成する第２のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタである。
１及び２はそれぞれ第１及び第２のＣＭＯＳインバータ
回路１．■の入力端子であり、Ｖｌ、Ｖｚはそれぞれ入
力端子１，２に印加される入力信号である。３は第１の
ＣＭＯＳインバータ回路■の出力端子であり、それぞれ
第１及び第２の負荷トランジスタＰＬ、Ｐ２のゲート電
極に接続されている。４は第２のＣＭ ＯＳインバータ
回路Ｈのゲート電極に接続されている。４は第２のＣＭ
ＯＳインバータ回路■の出力端子である。Ｄｉ、Ｄ２は
それぞれ第１及び第２のＣＭＯＳインバータ回路■、■
の出力信号である。
回路１．■の入力端子であり、Ｖｌ、Ｖｚはそれぞれ入
力端子１，２に印加される入力信号である。３は第１の
ＣＭＯＳインバータ回路■の出力端子であり、それぞれ
第１及び第２の負荷トランジスタＰＬ、Ｐ２のゲート電
極に接続されている。４は第２のＣＭ ＯＳインバータ
回路Ｈのゲート電極に接続されている。４は第２のＣＭ
ＯＳインバータ回路■の出力端子である。Ｄｉ、Ｄ２は
それぞれ第１及び第２のＣＭＯＳインバータ回路■、■
の出力信号である。
次に動作について説明する。
第１のＣＭＯＳインバータ回路■は第１の入力信号Ｖ１
を反転増巾し、第２のＣＭＯＳインバータ回路■の負荷
を構成するＰ型ＭＯ３Ｉ−ランジスタＰ２のゲート電圧
を制御する。第２のＣＭＯＳインバータ回路■は第２の
入力信号ｖ２と前記第１のインバータ回路Ｉにより反転
された第１の入力信号ｖ１との電位差を増巾する。第２
のインバータ回路の特性は第５図により説明できる。
を反転増巾し、第２のＣＭＯＳインバータ回路■の負荷
を構成するＰ型ＭＯ３Ｉ−ランジスタＰ２のゲート電圧
を制御する。第２のＣＭＯＳインバータ回路■は第２の
入力信号ｖ２と前記第１のインバータ回路Ｉにより反転
された第１の入力信号ｖ１との電位差を増巾する。第２
のインバータ回路の特性は第５図により説明できる。
第５図はトランジスタＮ２及びＰ２の静特性を示したも
のであり、ＮはトランジスタＮ２、ＰはトランジスタＰ
２のゲート電圧をパラメータとしたときのそれぞれのド
レイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）特性である
。
のであり、ＮはトランジスタＮ２、ＰはトランジスタＰ
２のゲート電圧をパラメータとしたときのそれぞれのド
レイン電圧（Ｖｄ）−ドレイン電流（Ｉｄ）特性である
。
トランジスタＮ１．Ｎ２．Ｐｉ、Ｐ２のコンダクタンス
定数及びしきい値ＶｔＯの絶対値が等しいとしたとき、
第２のＣＭＯＳインバータ回路■の出力は、ｖｚ ＝
Ｉ Ｏ＋ −Ｖｃｃ ｌでＡ点、ｖｔ＞ｌＯ＋ −Ｖｃ
ｅ ｌでＢ点、Ｖｔ ＜Ｉ Ｏ＋ −Ｖｃｃ ｌで０点
となり、微小ゲート電圧により大きな出力振幅が得られ
る。ところで１ｏｔ−ＶｃｃｌはＶ、が十分小さくトラ
ンジスタＮ１が飽和領域で動作している場合、■１と等
しくなるため、■、とＶｚとの微小電圧差を増巾するこ
とができる。
定数及びしきい値ＶｔＯの絶対値が等しいとしたとき、
第２のＣＭＯＳインバータ回路■の出力は、ｖｚ ＝
Ｉ Ｏ＋ −Ｖｃｃ ｌでＡ点、ｖｔ＞ｌＯ＋ −Ｖｃ
ｅ ｌでＢ点、Ｖｔ ＜Ｉ Ｏ＋ −Ｖｃｃ ｌで０点
となり、微小ゲート電圧により大きな出力振幅が得られ
る。ところで１ｏｔ−ＶｃｃｌはＶ、が十分小さくトラ
ンジスタＮ１が飽和領域で動作している場合、■１と等
しくなるため、■、とＶｚとの微小電圧差を増巾するこ
とができる。
第６図は第１．第２のＣＭＯＳインバータ回路１、Ｈの
入出力特性の概略を示したものである。
入出力特性の概略を示したものである。
図中、０．はインバータ回路■の出力特性、ＯＶａ〜０
□４はそれぞれｖ２がＩＶ、２Ｖ、３Ｖ、４Ｖのときの
インバータ回路■の出力特性を示しており、横軸にＶｌ
、ｕ軸に出力電圧を示す。Ｖ Ｉ ＝ｖ２の前後におい
て、■、の微小変化によりインバータ回路■の出力は大
きく変化する。即ち、電圧増巾が行われることがわかる
。
□４はそれぞれｖ２がＩＶ、２Ｖ、３Ｖ、４Ｖのときの
インバータ回路■の出力特性を示しており、横軸にＶｌ
、ｕ軸に出力電圧を示す。Ｖ Ｉ ＝ｖ２の前後におい
て、■、の微小変化によりインバータ回路■の出力は大
きく変化する。即ち、電圧増巾が行われることがわかる
。
本回路は以上のような特徴を有するため、２つの入力信
号の差電圧を増巾する差動増巾回路として広く用いられ
ている。
号の差電圧を増巾する差動増巾回路として広く用いられ
ている。
しかしながら、本従来回路は、Ｖｌ、Ｖｚの入力電圧レ
ベルが高くなるに従い、出力振幅レベルが小さくなると
ともに電圧利得も下がるという欠点を有している。また
インバータ回路■、■の出力端子よりコンプリメンタリ
出力を取出す場合、ＣＭＯＳインバータ回路Ｉからは殆
ど電圧利得を得られないため、コンプリメンタリ出力ゲ
インが小さいという欠点がある。
ベルが高くなるに従い、出力振幅レベルが小さくなると
ともに電圧利得も下がるという欠点を有している。また
インバータ回路■、■の出力端子よりコンプリメンタリ
出力を取出す場合、ＣＭＯＳインバータ回路Ｉからは殆
ど電圧利得を得られないため、コンプリメンタリ出力ゲ
インが小さいという欠点がある。
この発明は上記のような問題点を解消するためになされ
たものであり、入力電圧が高い場合においても電圧利得
の高いシングルエンド出力が得られるとともに、コンプ
リメンタリ出力を取り出す場合においても高ゲインの差
動出力が得られる差動増巾回路を得ることを目的として
いる。
たものであり、入力電圧が高い場合においても電圧利得
の高いシングルエンド出力が得られるとともに、コンプ
リメンタリ出力を取り出す場合においても高ゲインの差
動出力が得られる差動増巾回路を得ることを目的として
いる。
本発明に係る差動増巾回路は、前記第１及び第２のＣＭ
ＯＳインバータ回路で構成された差動増巾回路本体に、
トランジスタＮ３．Ｐ３からなる第３のＣＭＯＳインバ
ータ回路を加え、トランジスタＮ３のゲート電極に第１
のＣＭＯＳインバータ回路の入力電圧■９．トランジス
タＰ３のゲート電極に第２のＣＭＯＳインバータ回路の
出力信号を印加し、第２及び第３のＣＭＯＳインバータ
回路の出力端子の少なくとも一方より出力信号を取り出
すようにしたものである。
ＯＳインバータ回路で構成された差動増巾回路本体に、
トランジスタＮ３．Ｐ３からなる第３のＣＭＯＳインバ
ータ回路を加え、トランジスタＮ３のゲート電極に第１
のＣＭＯＳインバータ回路の入力電圧■９．トランジス
タＰ３のゲート電極に第２のＣＭＯＳインバータ回路の
出力信号を印加し、第２及び第３のＣＭＯＳインバータ
回路の出力端子の少なくとも一方より出力信号を取り出
すようにしたものである。
この発明においては、第３のＣＭＯＳインバータ回路は
、第２のＣＭＯＳインバータ回路により増巾された信号
をさらに増巾するとともに、第２のＣＭＯＳインバータ
回路の出力と位相が反転したコンプリメンタリ出力を出
力するから、入力電圧が高い場合においても電圧利得の
高いシングルエンド出力が得られ、かつ高ゲインのコン
プリメンタリ出力を取り出すことができる。
、第２のＣＭＯＳインバータ回路により増巾された信号
をさらに増巾するとともに、第２のＣＭＯＳインバータ
回路の出力と位相が反転したコンプリメンタリ出力を出
力するから、入力電圧が高い場合においても電圧利得の
高いシングルエンド出力が得られ、かつ高ゲインのコン
プリメンタリ出力を取り出すことができる。
以下この発明の一実施例を図について説明する。
第１図は本発明の一実施例による差動増巾回路を示し、
図において、■は入力信号■１の位相反転を行い、トラ
ンジスタＰ２のゲートに信号を与えるための第１のＣＭ
ＯＳインバータ回路、■はトランジスタＰ２とＮ２とか
らなり、入力信号■１と■２の電圧差を増巾するための
第２のＣＭ ＯＳインバータ回路である。また、■はト
ランジスタＰ３．Ｎ３からなり、出力信号■、とインバ
ータ回路■の出力信号との差を増巾するための第３のＣ
ＭＯＳインバータ回路である。
図において、■は入力信号■１の位相反転を行い、トラ
ンジスタＰ２のゲートに信号を与えるための第１のＣＭ
ＯＳインバータ回路、■はトランジスタＰ２とＮ２とか
らなり、入力信号■１と■２の電圧差を増巾するための
第２のＣＭ ＯＳインバータ回路である。また、■はト
ランジスタＰ３．Ｎ３からなり、出力信号■、とインバ
ータ回路■の出力信号との差を増巾するための第３のＣ
ＭＯＳインバータ回路である。
次に動作について説明する。第１及び第２のＣＭＯＳイ
ンバータ回路Ｉ、ＩＩは従来の回路と全く同じ動作を行
う、即ち、第１の入力信号■、は第１のＣＭＯＳインバ
ータ回路Ｉにより位相反転が行われ、第２のＣＭＯＳイ
ンバータ回路■の負荷トランジスタＰ２のゲート電極に
印加される。第２のＣＭＯＳインバータ回路■において
は、第２の入力信号■２と第１の入力信号■１との電圧
差が増巾されて、出力端子４に出力される。
ンバータ回路Ｉ、ＩＩは従来の回路と全く同じ動作を行
う、即ち、第１の入力信号■、は第１のＣＭＯＳインバ
ータ回路Ｉにより位相反転が行われ、第２のＣＭＯＳイ
ンバータ回路■の負荷トランジスタＰ２のゲート電極に
印加される。第２のＣＭＯＳインバータ回路■において
は、第２の入力信号■２と第１の入力信号■１との電圧
差が増巾されて、出力端子４に出力される。
本実施例回路は、さらに第３のＣＭＯＳインバータ回路
■により、第２のＣＭＯＳインバータ回路■の出力信号
とＣＭＯＳインバータ回路Ｉの入力信号との電圧差が増
巾される。そしてこの第３のＣＭＯＳインバータ回路■
は第２のＣＭ ＯＳインバータ回路計と全く同じ動作原
理により増巾作用が行われる。
■により、第２のＣＭＯＳインバータ回路■の出力信号
とＣＭＯＳインバータ回路Ｉの入力信号との電圧差が増
巾される。そしてこの第３のＣＭＯＳインバータ回路■
は第２のＣＭ ＯＳインバータ回路計と全く同じ動作原
理により増巾作用が行われる。
第３図に本実施例回路の動作特性の概略を示し、横軸に
第１の入力信号Ｖｌ、縦軸に出力信号０．。
第１の入力信号Ｖｌ、縦軸に出力信号０．。
Ｏｚ、Ｏ：＋の電圧を示す。第２の入力信号Ｖｔはパラ
メータとし、０８及び０．の添字ａ −％ ｄは人力信
号■２がそれぞれＩＶ、２Ｖ、３Ｖ、４Ｖの場合の特性
を示したものである。
メータとし、０８及び０．の添字ａ −％ ｄは人力信
号■２がそれぞれＩＶ、２Ｖ、３Ｖ、４Ｖの場合の特性
を示したものである。
それぞれ、トランジスタＰ１〜Ｐ３のコンダクタンス定
数β、としきい値ｖＴ□及びトランジスタＮ１〜Ｎ３の
コンダクタンス定数β、としきい値Ｖ ＴＩＮとが等し
い場合、Ｖ、−Ｖｔでインバータ回路Ｉ、 ｆｆ、
ＩＩ［の出力電圧はいずれも等しくなり、Ｖｌ ＞Ｖ
ｚ ’Ｔ！Ｏｘ ＜Ｑ、＜ｏｔ、Ｖ＋ ＜Ｖｚで０３
＞ Ｏｒ ＞ Ｏｔとなるため、Ｏｔと０．又は０３と
から、Ｖ、、Ｖよの差電圧の増巾出力が得られる。イン
バータ回路■は０２を入力とし、大きな出力ゲインが得
られるため、０□、０３を差動出力とする本実施例回路
は０．．０．を差動出力とする従来回路と比べ大きな電
圧利得が得られる。また、シングルエンド出力を取り出
す場合においても０．を出力とすることにより、０□を
出力とする従来回路に比べ大きな電圧利得が得られると
ともに出力振幅も大きくなる。
数β、としきい値ｖＴ□及びトランジスタＮ１〜Ｎ３の
コンダクタンス定数β、としきい値Ｖ ＴＩＮとが等し
い場合、Ｖ、−Ｖｔでインバータ回路Ｉ、 ｆｆ、
ＩＩ［の出力電圧はいずれも等しくなり、Ｖｌ ＞Ｖ
ｚ ’Ｔ！Ｏｘ ＜Ｑ、＜ｏｔ、Ｖ＋ ＜Ｖｚで０３
＞ Ｏｒ ＞ Ｏｔとなるため、Ｏｔと０．又は０３と
から、Ｖ、、Ｖよの差電圧の増巾出力が得られる。イン
バータ回路■は０２を入力とし、大きな出力ゲインが得
られるため、０□、０３を差動出力とする本実施例回路
は０．．０．を差動出力とする従来回路と比べ大きな電
圧利得が得られる。また、シングルエンド出力を取り出
す場合においても０．を出力とすることにより、０□を
出力とする従来回路に比べ大きな電圧利得が得られると
ともに出力振幅も大きくなる。
なお、第２図に示すように、回路のイネーブル用の第４
のＮ型ＭＯＳトランジスタＮ４を備えた回路であっても
よく、上記実施例と同様の効果を奏する。
のＮ型ＭＯＳトランジスタＮ４を備えた回路であっても
よく、上記実施例と同様の効果を奏する。
以上のように、本発明に係る差動増巾回路は、第１及び
第２のＣＭＯＳインバータ回路とともに第２のＣ：ＭＯ
Ｓインバータ回路の出力と、第１の入力信号を入力とす
る第３のＣＭＯＳインバータ回路を付加して回路を構成
したので、従来の回路と比べ大きなコンプリメンタリ出
力ゲインが得られるとともに、飽和出力電圧が大きくま
た出力ゲインの大きなシングルエンド出力が得られると
いう効果がある。
第２のＣＭＯＳインバータ回路とともに第２のＣ：ＭＯ
Ｓインバータ回路の出力と、第１の入力信号を入力とす
る第３のＣＭＯＳインバータ回路を付加して回路を構成
したので、従来の回路と比べ大きなコンプリメンタリ出
力ゲインが得られるとともに、飽和出力電圧が大きくま
た出力ゲインの大きなシングルエンド出力が得られると
いう効果がある。
第１図はこの発明の一実施例による差動増巾回路を示す
回路図、第２図は本発明の他の実施例を示す回路図、第
３図は本発明回路の特性の概略図、第４図は従来の回路
図、第５図はＭＯＳトランジスタの特性を示す図、第６
図は従来回路の動作特性の概略を示す図である。 図中、Ｎ１〜Ｎ３は第１〜第３のＮ型ＭＯＳトランジス
タ、Ｎ４は第４のＮ型ＭＯＳトランジスタ、Ｐ１〜Ｐ３
は第１〜第３のＰ型ＭＯ３Ｉ−ランジスタ、ｆ、 Ｉ
ｌ、 ＩＩ？は第１．第２．第３のＣＭＯＳインバー
タ回路、Ｖｌ、Ｖ２は入力信号、Ｏ１＋０□、０３は出
力信号である。 なお図中同一符号は同−又は相当部分を示す。
回路図、第２図は本発明の他の実施例を示す回路図、第
３図は本発明回路の特性の概略図、第４図は従来の回路
図、第５図はＭＯＳトランジスタの特性を示す図、第６
図は従来回路の動作特性の概略を示す図である。 図中、Ｎ１〜Ｎ３は第１〜第３のＮ型ＭＯＳトランジス
タ、Ｎ４は第４のＮ型ＭＯＳトランジスタ、Ｐ１〜Ｐ３
は第１〜第３のＰ型ＭＯ３Ｉ−ランジスタ、ｆ、 Ｉ
ｌ、 ＩＩ？は第１．第２．第３のＣＭＯＳインバー
タ回路、Ｖｌ、Ｖ２は入力信号、Ｏ１＋０□、０３は出
力信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）差動増巾すべき２つの入力信号のうちの一方（以
下第１の入力信号と称す）が入力される第１及び第３の
ＣＭＯＳインバータ回路と、 差動増巾すべき２つの入力信号のうちの他方（以下第２
の入力信号と称す）が入力される第２のＣＭＯＳインバ
ータ回路と、 前記第２、第３のＣＭＯＳインバータ回路の出力端子の
少なくとも一方から取り出された本差動増巾回路の出力
端子とを備え、 前記第１のＣＭＯＳインバータ回路の出力信号が第２の
ＣＭＯＳインバータ回路を構成する第２のＰ型ＭＯＳト
ランジスタのゲート電極に接続され、 前記第２のＣＭＯＳインバータ回路の出力信号が第３の
ＣＭＯＳインバータ回路を構成する第３のＰ型ＭＯＳト
ランジスタのゲート電極に接続されていることを特徴と
する差動増巾回路。 - （２）前記第１、第２、及び第３のＣＭＯＳインバータ
はそれぞれ、１つのＰ型ＭＯＳトランジスタと１つのＮ
型ＭＯＳトランジスタとからなり、前記第１の入力信号
は第１及び第３のＣＭＯＳインバータ回路を構成する第
１及び第３のＮ型ＭＯＳトランジスタのゲート電極に接
続され、前記第２の入力信号は前記第２のＣＭＯＳイン
バータ回路を構成する第２のＮ型ＭＯＳトランジスタの
ゲート電極に接続され、 前記第１のＣＭＯＳインバータ回路を構成する第１のＰ
型ＭＯＳトランジスタのゲート電極は該インバータ回路
の出力端子に接続されていることを特徴とする特許請求
の範囲第１項記載の差動増巾回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189112A JPS6343409A (ja) | 1986-08-11 | 1986-08-11 | 差動増巾回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189112A JPS6343409A (ja) | 1986-08-11 | 1986-08-11 | 差動増巾回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6343409A true JPS6343409A (ja) | 1988-02-24 |
| JPH052006B2 JPH052006B2 (ja) | 1993-01-11 |
Family
ID=16235574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189112A Granted JPS6343409A (ja) | 1986-08-11 | 1986-08-11 | 差動増巾回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343409A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562716A (en) * | 1979-06-11 | 1981-01-13 | Nat Semiconductor Corp | Differential amplifier using mos element |
| JPS57148409A (en) * | 1981-03-09 | 1982-09-13 | Sanyo Electric Co Ltd | Fet amplifying circuit |
-
1986
- 1986-08-11 JP JP61189112A patent/JPS6343409A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562716A (en) * | 1979-06-11 | 1981-01-13 | Nat Semiconductor Corp | Differential amplifier using mos element |
| JPS57148409A (en) * | 1981-03-09 | 1982-09-13 | Sanyo Electric Co Ltd | Fet amplifying circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052006B2 (ja) | 1993-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| R350 | Written notification of registration of transfer |
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