JPS634344A - 自己診断用テストデ−タ格納回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システムにおける自己診断用テスト
データ格納回路に係り、例えばエミュレータにおけるテ
スティングに適用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムに詳細な評価を与
えるため、エミュレータを用いることができる。

斯るエミュレータは、ソフトウェア開発用の親計算機な
どのシステム開発装置と、開発中の応用機器との間に接
続され、その応用機器に含まれるマイクロコンピュータ
（ターゲットマイクロコンピユー）の機能を代行する一
方でデバッガ−としての機能を持ち、詳細なシステムデ
バッグを支援するマイクロコンピュータシステムの開発
ツールである。

従来のエミュレータは、例えば昭和５９年１１月３０日
オーム社発行のｒＬＳＩハンドブック」Ｐ５６２乃至Ｐ
５６３に記載されるように、ターゲットマイクロコンピ
ュータの機能を代行するエミュレーション用のスレーブ
マイクロコンピュータが設けられると共に、各種デバッ
グ機能を実現するために、ブレークポイント制御部、ト
レースメモリ部、及びそれら全体の制御を司るためのマ
スクマイクロコンピュータなどが内蔵されて成る。

斯るエミュレータは、その本体から延長されたケーブル
の先端が応用機器に含まれるターゲットマイクロコンピ
ュータ用ソケットに結合され、上記スレーブマイクロコ
ンピュータがターゲットマイクロコンピュータの機能を
代行するようなエミュレーション機能を備える。更に、
エミュレーション実行中に各種データやステータス信号
などをサンプリングし、それをトレースメモリなどに格
納するトレース機能や、スレーブマイクロコンピュータ
による応用機器の制御動作を停止させるブレーク機能な
どの各種デバッグ機能が備えられている。

断るエミュレータのテスティングにおいては、それが種
々のデバッグ機能を有することから、それら機能に応じ
たテストを実行可能なコマンドがスレーブマイクロコン
ピュータに与えられ、それに基づくスレーブマイクロコ
ンピュータのダミー動作のようなテスト動作によってア
ドレス信号やその他のデータがシステムバスに出力され
る。従来、斯るテストモードにおいて、スレーブマイク
ロコンピュータから出力される種々のテストデータは、
テスト用治具に搭載されているメモリに一旦格納され、
その後マスタマイクロコンピュータがそれら格納データ
をリードしてシステムの正常及び異常を判別するように
なっていた。

ところで、マイクロコンピュータシステムの開発ツール
であるエミュレータは、その使用途上において種々の信
号が供給されて様々な用いられ方をすることになるので
、故障の確立が高く、仮に故障したとしてもその使用状
態によっては故障を判断することが困難な場合がある。

そこで、エミュレータ自体で所定のテスティングを可能
とする自己診断プログラムや当該自己診断プログラムの
実行によって得られるテストデータを格納するテスティ
ング専用のメモリなどを追加して、エミュレータに自己
診断機能を持たせることが検討されている。

〔発明が解決しようとする問題点〕

しかしながら、従来の自己診断機能付きのエミュレータ
は、上述のようにそれ専用のメモリが搭載される結果、
そのための実装面積が増大するという問題があった。し
かも、本発明者等の検討によれば、スレーブマイクロコ
ンピュータから出力されるテストデータをメモリに格納
する構成では、スレーブマイクロコンピュータから出力
されるデータと制御信号との間において予め規定される
タイミングに従った範囲でしかテストを行なうことがで
きない、従って、データ及び制御信号相互間におけるタ
イミング規定に対して厳しい条件を特別に設定してテス
トするようなことはできず、結線テストのような自己診
断に限られてしまうことが明らかにされた。

本発明の目的は、テストモードにおいてデータ処理装置
から出力される自己診断用テストデータを格納するため
の回路規模を小型化することができ、また、テストモー
ドにおいて、データ処理装置から出力されるデータ及び
制御信号相互間におけるタイミング規定に対して厳しい
条件を特別に設定して自己診断を可能とする自己診断用
テストデータ格納回路を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、エミュレータにおける自己診断用テストプロ
グラムの実行可能なスレーブマイクロコンピュータにテ
ストモードが設定されるとき、当該スレーブマイクロコ
ンピュータから出力されるデータをラッチ可能なラッチ
回路を設け、そのとき、スレーブマイクロコンピュータ
から出力されるデータ及び制御信号相互間において予め
規定されるタイミングを変更可能にして上記ラッチ回路
のラッチ動作を制御するものである。

〔作　用〕

上記した手段によれば、メモリの代りにラッチ回路にテ
ストデータが格納され、そのラッチタイミングは、スレ
ーブマイクロコンピュータから出力されるデータ及び制
御信号相互間において予め規定されるタイミングよりも
厳しくされ得ることにより、自己診断に必要なテストデ
ータを格納するための回路規模の小型化が達成されると
共に、結線テストはもとよりタイミング規定の妥当性な
どについての自己診断も達成される。

〔実施例〕

第１図は本発明に係る自己診断用テストデータ格納回路
の１実施例を示すブロック図である。同図に示される構
成は、特に制限されないが、エミュレータに適用される
もので、公知の半導体集積回路製造技術によって形成さ
れる。

本発明はエミュレータ全体の詳細なシステム構成とは直
接関係がないので、エミュレータ全体の構成については
その概略構成が第１図に示されるだけである。第１図に
概略的に示されるエミュレータは、特に制限されないが
、システム開発されるべきマイクロコンピュータの応用
機器１に含まれる図示しないターゲットマイクロコンピ
ュータの機能を代行してその応用機器１の動作制御即ち
エミュレーションを行なうためのスレーブマイクロコン
ピュータＳＭＣＵと、各種デバッグ機能を達成するため
にエミュレータ全体の制御を司るマスタマイクロコンピ
ュータＭＭＣＵとが含まれ、相互に非同期で動作される
両マイクロコンピュータＳ　Ｍ　ＣＵ及びＭ　Ｍ　ＣＵ
は、同期回路２を介して、スレーブ側のシステムバスＳ
ＳＢ及びマスタ側のシステムバスＭＳＢによって相互に
結合される。

上記応用器機１は、インタフェース３を介してスレーブ
マイクロコンピュータＳＭＣＵ側のシステムバスＳＳＢ
に結合可能になっている０通常、エミュレータには、そ
のエミュレーション機能やデバッグ機能などに必要とさ
れる種々のメモリが含まれるが、本実施例では、スレー
ブ側及びマスク側に夫々設けられたデータメモリＳＤＭ
及びＭＤＭが代表的に示される。斯るデータメモリＳＤ
Ｍ及びＭＤＭは、特に制限されないが、データの書き換
え可能なＲＡ　Ｍ　（ランダム・アクセス・メモリ）の
ような半導体メモリから構成される。

上記データメモリＭ　Ｄ　Ｍには、斯るエミュレータの
自己診断テスト用プログラムが格納されている。マスタ
マイクロコンピュータＭＭＣＵによってテストモードが
指示されると、上記自己診断用テストプログラムの一部
がスレーブ側のデータメモリＳＤＭに転送され、スレー
ブマイクロコンピュータＳＭＣＵは斯るプログラムに従
って、テスト動作を実行する。ここで、スレーブマイク
ロコンピュータＳＭＣＵによる自己診断テスト用の動作
とは、特に制限されないが、スレーブマイクロコンピュ
ータＳＭＣＵがダミーとしての仮想的な　゛機能ブロッ
クをアクセスする如く、当該自己診断テスト用プログラ
ムに従って所定のアドレス信号やその他のデータなどの
テストデータ、及び制御信号を出力する動作である。

スレーブ側の上記システムバスＳＳＢには、自己診断動
作においてスレーブマイクロコンピュータＳＭＣＵから
出力されるアドレス信号やその他のデータを一旦格納し
、マスタマイクロコンピュータＭＭＣＵの制御に基づい
てその格納テストデータを出力して当該マスタマイク口
コンピュータＭ　Ｍ　ＣＵによる自己診断用判定動作に
供する自己診断用テストデータ格納回路４が結合される
。

斯る自己診断用テストデータ格納回路４は、人力バスバ
ッファＩ　ＢＵＦの入力端子及び出力バスバッファ０Ｂ
ＵＦの出力端子を介してスレーブ側のシステムバスＳＳ
Ｂに結合される。これら人力バスバッファＩＢｔＪＦ及
び出力バスバッファ０ＢＵＦは、マスタマイクロコンピ
ュータＭＭＣＵから供給されるイネーブル信号Ｅ１及び
Ｅ２に基づいてその入出力動作が制御される。イネーブ
ル信号Ｅ１及びＥ２は、エミュレーションやデバッグの
ようなエミュレータとしての通常動作が行なわれるとき
に非動作レベルとされ、テストモードが指示される場合
にのみ所定のタイミングに従って動作レベルにされる。

上記人力バスバッファＩＢＵＦの出力端子及び出力バス
バッファ０ＢＵＦの入力端子は、夫々ラッチ回路ＬＡＴ
の入力端子及び出力端子に結合される。このラッチ回路
ＬＡＴは、テストモードにおいてスレーブマイクロコン
ピュータＳＭＣｔ）から出力される種々のテストデータ
が入力バスバッファＩ　ＢＵＦを介して供給される。ラ
ッチ回路ＬＡＴにおけるテストデータのラッチタイミン
グは、タイミング発生回路ＴＯから供給されるラッチ制
御信号φｉｔのロウレベルのようなラッチ動作指示レベ
ルによって決定されるようになっており、また、上記タ
イミング発生回路ＴＯは、テストモード設定時にのみ、
マスタマイクロコンピュータＭＭＣＵから供給されるイ
ネーブル信号Ｅｉによって動作可能な状態にされる。斯
るタイミング発生回路ＴＯは、特に制限されないが、ス
レーブマイクロコンピュータＳＭＣＵから出力される基
準クロック信号ＥＣＬＫ及びリード・ライト信号Ｒ／Ｗ
が供給される。

ここで、スレーブマイクロコンピュータＳＭＣＵ及びそ
の制御を受ける各機能ブロックは、上記基準クロック信
号ＥＣＬＫに同期して動作される。

したがって、スレーブマイクロコンピュータＳＭＣＵが
上記機能ブロックとしての図示しないメモリやレジスタ
などをアクセスするとき、断るスレーブマイクロコンピ
ュータＳＭＣＵは、リード・ライト信号Ｒ／Ｗによって
指示されるリード／ライト動作と上記基準クロック信号
ＥＣＬＫのサイクルとに呼応したタイミングに従ってア
ドレス信号及びその他のデータを上記図示しないメモリ
などの機能ブロックに供給する。

テストモード時に動作可能状態にされるタイミング発生
回路ＴＯは、スレーブマイクロコンピュータＳＭＣＵが
ダミーとしての仮想的な機能ブロックをアクセスする如
くそれらにテストデータとしてのアドレス信号やその他
のデータを順次出力するとき、それら出力テストデータ
とそのときのリード・ライト信号／Ｗのレベル及び基準
クロック信号ＥＣＬＫのサイクルとの間において当該シ
ステムに予め規定されている相互のタイミング関係に基
づく所定のタイミングに従って、斯る出力データを上記
ラッチ回路ＬＡＴに順次ラッチさせるようにそのラッチ
制御信号φ１ｔのレベル制御を行なう。

ここで、ラッチ回路ＬＡＴにデータのラッチ動作を指示
するタイミング、言い換えるなら、上記ラッチ制御信号
φｉｔがロウレベルにされるタイミングは、上記したよ
うにリード・ライト信号Ｒ／Ｗのレベル及び基準クロッ
ク信号ＥＣＬＫのサイクルに従って順次形成されるが、
そのタイミングは、上記ラッチ回路ＬＡＴをテストモー
ドにおける仮想的なアクセス対象とするとき、エミュレ
ータにおける通常アクセス動作のタイミング規定通りに
することもできるし、また、そのタイミング規定に対し
てセットアツプタイム又はホールドタイムをずらすよう
な方向でより厳しい条件とすることができるようにされ
ている。即ち、上記イネーブル信号Ｅｉは、本実施例に
従えば、複数種類の信号から成り、その何れの信号によ
ってタイミング発生回路ＴＯが動作可能な状態にされる
かによって、言い換えるなら、タイミング発生回路ＴＧ
の何れの部位が動作可能な状態にされるかによって、ラ
ッチ回路ＬＡＴにおけるテストデータのラッチタイミン
グが選択可能になっている。なお、上記複数種類の信号
から成るイネーブル信号Ｅｉの内の何れを用いるかは、
マスタマイクロコンピュータＭＭＣＵに含まれる図示し
ないコントロールレジスタに格納される制御データに応
じて決定される。

したがって、テストモードにおいて、スレーブマイクロ
コンピュータＳＭＣＵから出力されるアドレス信号及び
その他のデータといったテストデータがラッチ回路ＬＡ
Ｔにラッチされるタイミングは、ラッチ回路ＬＡＴをテ
ストモードにおける仮想的なアクセス対象とするとき、
エミュレータにおける通常アクセス動作のタイミング規
定に対して可変とされる。よって、スレーブマイクロコ
ンピュータＳＭＣＵから出力されるテストデータを、当
該エミュレータにおける通常アクセス動作のタイミング
規定に従ってラッチ回路ＬＡＴに順次ラッチさせれば、
その後、マスタマイクロコンピュータＭＭＣＵが斯るラ
ッチ回路ＬＡＴの格納テストデータをリードすることに
よって、結線テストのような自己診断が可能となる。ま
た、そのテストデータのラッチタイミングを、当該エミ
ュレータにおける通常アクセス動作のタイミング規定に
対して厳しい条件とすれば、テストモードにおいてラッ
チ回路ＬＡＴに格納されるテストデータの真偽をマスク
マイクロコンピュータが判断することによって、当該タ
イミング規定の妥当性やそのタイミング規定に対する信
号出力能力の妥当性などの自己診断が可能になる。

次に上記自己診断用テストデータ格納回路４の動作を説
明する。

先ず、自己診断用テストデータ格納回路４が含まれるエ
ミュレータが、通常のエミュレータとしての機能である
エミュレーションや各種デバッグが実行されているとき
、入力バスバツアＩ　ＢＵＦ出力バスバッファ○ＢＵＦ
、及び、タイミング発生回路ＴＯは夫々動作不可能な状
態にされ、エミュレータの通常動作の妨げにならないよ
うにされる。

マスタマイクロコンピュータＭ　Ｍ　ＣＵによってテス
トモードが指示されると、マスク側のデータメモリＭ　
Ｄ　Ｍに格納されている自己診断用テストプログラムの
一部がスレーブ側のデータメモリＳＤＭに転送され、ス
レーブマイクロコンピュータＳ　Ｍ　ＣＵは斯るプログ
ラムに従って、テスト動作を実行する。即ち、スレーブ
マイクロコンピュータＳＭＣＵは、エミュレータの通常
動作同様にシステムに予め設定されているアクセスタイ
ミング規定に従って、ダミーとしての仮想的な機能ブロ
ック（本実施例に従えば、ラッチ回路ＬＡＴ）をアクセ
スする如くアドレス信号やその他のデータを順次出力す
るとともに、その仮想的なアクセスに必要なリード・ラ
イト信号Ｒ／Ｗ及び基準クロック信号ＥＣＬＫを出力す
る。

このとき、入力バスバッファＩ　ＢＵＦ及びタイミング
発生回路ＴＧは、マスタマイクロコンピュータＭＭＣＵ
の制御に基づいて動作状態にされている。テストモード
において、リード・ライト信号Ｒ／Ｗ及び基準タロツク
信号ＥＣＬＫが取り込まれるタイミング発生回路ＴＧは
、スレーブマイクロコンピュータＳＭＣＵの上記ダミー
動作によって出力されるテストデータを、そのときのり
−ド・ライト信号／Ｗのレベル及び基準クロック信号Ｅ
ＣＬＫのサイクルとの間において当該システムに予め規
定されている相互のタイミング関係に基づく所定のタイ
ミングに従って、上記ラッチ回路ＬＡＴにラッチさせる
。テストデータのラッチタイミングは、マスタマイクロ
コンピュータＭＭＣＵの指示に基づいてエミュレータに
おける通常アクセス動作のタイミング規定通りとされ、
或いは、そのタイミング規定に対してセットアツプタイ
ム又はホールドタイムをずらすような方向でより厳しい
条件とされる。

テストデータのラッチ動作が終了されると、入力バスバ
ッファＩＢＵＦ及びタイミング発生回路ＴＧは動作不可
能な状態にされ、次いで、出力バスバッファ０ＢＵＦが
出力動作可能な状態にされてその格納テストデータがマ
スクマイクロコンピュータＭＭＣＵによってリードされ
る。マスタマイクロコンピュータＭ　Ｍ　ＣＵは、斯る
リードデータの真偽を判断することによって、自己診断
を行なう。その自己診断の内容は、テストデータがうッ
チ回路ＬＡＴにラッチされるタイミングをマスタマイク
ロコンピュータＭＭＣＵが如何に条件設定するかによっ
て異なることになる。即ち、スレーブマイクロコンピュ
ータＳＭＣＵから出力されるテストデータが、当該エミ
ュレータにおける通常アクセス動作のタイミング規定に
従ってダミーとしての仮想的なアクセス対象であるラッ
チ回路ＬＡＴに順次ラッチされる場合、マスタマイクロ
コンピュータＭＭＣＵが斯るラッチ回路ＬＡＴの格納デ
ータの真偽を判別することによって結線テストのような
自己診断が行なわれる。また、そのテストデータのラッ
チタイミングが、当該エミュレータにおける通常アクセ
ス動作のタイミング規定に対して厳しい条件とされる場
合、マスタマイクロコンピュータＭＭＣＵが斯るラッチ
回路ＬＡＴの格納データの真偽を判別することによって
、タイミング規定の妥当性やタイミング規定に対する信
号出力能力の妥当性などの自己診断が行なわれる。

以上の説明から明らかなように本実施例によれば以下の
効果を得ることができる。

（１）テストモードにおいてスレーブマイクロコンピュ
ータＳＭＣＵから出力されるテストデータはラッチ回路
ＬＡＴに格納されるので、テストデータを格納させる専
用のメモリが不要となり、自己診断用テストデータ格納
回路の規模及びその実装面積を小さくすることができる
。

（２）ラッチ回路ＬＡＴにテストデータをラッチラッチ
するタイミングは、そのラッチ回路ＬＡＴをテストモー
ドにおける仮想的なアクセス対象とするとき、エミュレ
ータにおける通常アクセス動作のタイミング規定に対し
て可変とすることができる。

（３）上記効果（２）より、スレーブマイクロコンピュ
ータＳＭＣＵから出力されるテストデータを、当該エミ
ュレータにおける通常アクセス動作のタイミング規定に
従ってラッチ回路ＬＡＴに順次ラッチさせれば、その後
、マスタマイクロコンピュータＭＭＣＵが斯るラッチ回
路ＬＡＴの格納データをリードすることによって、結線
テストのような自己診断が可能となる。

（４）上記効果より、テストデータのラッチタイミング
を、当該エミュレータにおける通常アクセス動作のタイ
ミング規定に対して厳しい条件とすれば、テストモード
においてラッチ回路ＬＡＴに格納されるテストデータの
真偽をマスタマイクロコンピュータが判断することによ
って、当該タイミング規定の妥当性やそのタイミング規
定に対する信号出力能力の妥当性などの自己診断が可能
になる。

（５）上記効果（３）及び（４）より、エミュレータに
おける自己診断機能を容易に拡張することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、上記実施例において、ラッチ回路ＬＡＴに対す
るテストデータのラッチタイミングは、タイミング発生
回路ＴＧによってコントロールするように構成したが、
それに限定されるものではなく、入力バスバッファＩＢ
ＵＦの直列段数の選択制御などによって、テストデータ
がラッチ回路ＬＡＴに到達するまでの遅延時間をコント
ロールするようにしてもよい。また、結線に対する自己
診断機能だけでよい場合には、テストデータのラッチタ
イミングを可変にする必要はない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるエミュレータに適用
した場合について説明したが、それに限定されるもので
はなく、その他のマイクロコンピュータシステムの開発
ツールや種々のデータ処理システムの自己診断技術に適
用することができる０本発明は、少なくとも自己診断用
のテストデータが格納されるラッチ回路を有する条件の
ものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、エミュレータにおける自己診断用テストプロ
グラムの実行可能なスレーブマイクロコンピュータにテ
ストモードが設定されるとき、当該スレーブマイクロコ
ンピュータから出力されるデータをラッチ可能なラッチ
回路を設け、そのとき、スレーブマイクロコンピュータ
から出力されるデータ及び制御信号相互間において予め
規定されるタイミングを変更可能なようにして上記ラッ
チ回路のラッチ動作を制御するから、メモリの代りにラ
ッチ回路にテストデータが格納され、そのラッチタイミ
ングは、スレーブマイクロコンピュータから出力される
データ及び制御信号相互間において予め規定されるタイ
ミングよりも厳しくされ得ることにより、自己診断に必
要なデータを格納するための回路規模の小型化が達成さ
れると共に、結線テストはもとよりタイミング規定の妥
当性などについての自己診断も達成される。

【図面の簡単な説明】

第１図は本発明に係る自己診断用テストデータ格納回路
の１実施例を示すブロック図である。 ＳＭＣＵ・・・スレーブマイクロコンピュータ、ＭＭＣ
Ｕ・・・マイタマイクロコンピュータ、４・・・自己診
断用テストデータ格納回路、ＩＢＵＦ・・・入力／＜ス
バッファ、０ＢＵＦ・・・出力バスバッファ、ＬＡＴ・
・・ラッチ回路、ＴＧ・・・タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、それが適用されるシステムに対する自己診断用テス
   トプログラムの実行可能なデータ処理装置と、そのデー
   タ処理装置にテストモードが設定されるとき、当該デー
   タ処理装置から出力されるデータをラッチ可能なラッチ
   回路と、そのとき、上記データ処理装置から出力される
   制御信号に基づいて上記ラッチ回路のラッチ制御を行な
   う制御回路とを含むことを特徴とする自己診断用テスト
   データ格納回路。 ２、上記制御回路は、テストモードが設定されるデータ
   処理装置から出力されるデータ及び制御信号相互間にお
   いて予め規定されるタイミングを変更するようにして上
   記ラッチ回路のラッチ動作を制御するものであることを
   特徴とする特許請求の範囲第１項記載の自己診断用テス
   トデータ格納回路。 ３、上記ラッチ回路は、テストモードにおいてデータの
   入出力可能な状態に制御されるバスバッファ回路を介し
   てシステムバスに接続可能とされるものであることを特
   徴とする特許請求の範囲第１項又は第２項記載の自己診
   断用テストデータ格納回路。 ４、上記データ処理装置は、エミュレータに含まれるマ
   スタマイクロコンピュータの制御に基づいて動作される
   エミュレーション用のスレーブマイクロコンピュータで
   あることを特徴とする特許請求の範囲第１項乃至第３項
   の何れか１項に記載の自己診断用テストデータ格納回路
   。