JPS6343887B2 - - Google Patents
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- Publication number
- JPS6343887B2 JPS6343887B2 JP58019142A JP1914283A JPS6343887B2 JP S6343887 B2 JPS6343887 B2 JP S6343887B2 JP 58019142 A JP58019142 A JP 58019142A JP 1914283 A JP1914283 A JP 1914283A JP S6343887 B2 JPS6343887 B2 JP S6343887B2
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- JP
- Japan
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- silicon
- single crystal
- crystal silicon
- porous
- substrate
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/191—Preparing SOI wafers using full isolation by porous oxide silicon [FIPOS]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置に用いられる誘
電体分離基板の製造方法に係るもので、単結晶シ
リコン領域がシリコン酸化物によつて囲まれて分
離された誘電体分離基板の製造方法に関するもの
である。
電体分離基板の製造方法に係るもので、単結晶シ
リコン領域がシリコン酸化物によつて囲まれて分
離された誘電体分離基板の製造方法に関するもの
である。
半導体集積回路の集積度の向上、特性の向上な
どの目的で、従来一般に用いられているPN接合
分離に代えて誘電体分離によつて素子を分離する
ことが考えられている。この誘電体分離にもいく
つかの方法があるが、最も一般的な方法はV字形
の溝を単結晶シリコン基板に形成し、その上に多
結晶シリコン層を形成し、更に単結晶シリコン基
板を裏面から研磨するもので、以下、第1図によ
つてこの方法を簡単に説明する。
どの目的で、従来一般に用いられているPN接合
分離に代えて誘電体分離によつて素子を分離する
ことが考えられている。この誘電体分離にもいく
つかの方法があるが、最も一般的な方法はV字形
の溝を単結晶シリコン基板に形成し、その上に多
結晶シリコン層を形成し、更に単結晶シリコン基
板を裏面から研磨するもので、以下、第1図によ
つてこの方法を簡単に説明する。
第1図は上記の誘電体分離基板の製造方法を示
す正面断面図である。単結晶シリコン基板10の
表面が(100)面となるように研磨する(A)。その
表面の一部をシリコン酸化膜11によつて覆い、
V字形の溝を形成する部分のみを露出させる(B)。
このような基板をエツチング液に浸し、異方性エ
ツチングを利用してV字形の溝12が形成される
(C)。この溝の形成された部分を含んで全面にシリ
コン酸化膜13が形成される(D)。このシリコン酸
化膜13の表面にシリコンを気相成長させると、
多結晶シリコン14が形成される(E)。更に、単結
晶シリコン基板10を裏面から研磨して、シリコ
ン酸化膜13によつて囲まれて分離された単結晶
シリコンの島15が形成される(F)。
す正面断面図である。単結晶シリコン基板10の
表面が(100)面となるように研磨する(A)。その
表面の一部をシリコン酸化膜11によつて覆い、
V字形の溝を形成する部分のみを露出させる(B)。
このような基板をエツチング液に浸し、異方性エ
ツチングを利用してV字形の溝12が形成される
(C)。この溝の形成された部分を含んで全面にシリ
コン酸化膜13が形成される(D)。このシリコン酸
化膜13の表面にシリコンを気相成長させると、
多結晶シリコン14が形成される(E)。更に、単結
晶シリコン基板10を裏面から研磨して、シリコ
ン酸化膜13によつて囲まれて分離された単結晶
シリコンの島15が形成される(F)。
上記のような誘電体分離基板の製造方法には、
次のような大きな問題があつて実用化の上での障
害となつている。
次のような大きな問題があつて実用化の上での障
害となつている。
第一に、V字形の溝を形成したり、多結晶シリ
コン層を形成することから、ウエハの反りが生じ
るとともに、破損なども生じ易く、歩留が低下す
るという欠点がある。また、それによつて、研磨
の精度が要求されるだけでなく、素子の分離が不
完全となつてしまうという欠点もある。更に、工
程が複雑であるために、工数が多く、それによつ
て高価となつてしまう欠点もある。製造に要する
時間を単純に加えただけでも、二回の酸化にそれ
ぞれ30分、エツチングに60分、シリコンの堆積に
500分、研磨に250分というように、870分にもな
つてしまう。
コン層を形成することから、ウエハの反りが生じ
るとともに、破損なども生じ易く、歩留が低下す
るという欠点がある。また、それによつて、研磨
の精度が要求されるだけでなく、素子の分離が不
完全となつてしまうという欠点もある。更に、工
程が複雑であるために、工数が多く、それによつ
て高価となつてしまう欠点もある。製造に要する
時間を単純に加えただけでも、二回の酸化にそれ
ぞれ30分、エツチングに60分、シリコンの堆積に
500分、研磨に250分というように、870分にもな
つてしまう。
本発明は、上記のような問題を解決するもの
で、歩留の向上、信頼性の向上、工数の低減とそ
れに伴うコストの低減を計ることを目的とする。
で、歩留の向上、信頼性の向上、工数の低減とそ
れに伴うコストの低減を計ることを目的とする。
本発明による誘電体分離基板の製造方法は、エ
ツチングやシリコンの気相成長の工程を不要とす
ることによつて、上記の目的を達成するものであ
る。
ツチングやシリコンの気相成長の工程を不要とす
ることによつて、上記の目的を達成するものであ
る。
本発明による誘電体分離基板の製造方法は、単
結晶シリコンの表面をフツ化水素中で陽極化成し
て多孔質化し、その一部をアニールすることによ
つて単結晶シリコン化し、更に酸化によつて多孔
質化した部分をシリコン酸化物に変化させる工程
から成り、これによつて、シリコン酸化物によつ
て囲まれた単結晶シリコンの島を形成するもので
ある。
結晶シリコンの表面をフツ化水素中で陽極化成し
て多孔質化し、その一部をアニールすることによ
つて単結晶シリコン化し、更に酸化によつて多孔
質化した部分をシリコン酸化物に変化させる工程
から成り、これによつて、シリコン酸化物によつ
て囲まれた単結晶シリコンの島を形成するもので
ある。
以下、図面に従つて、本発明の実施例につき説
明する。
明する。
第2図は、本発明の実施例を示す正面断面図で
ある。単結晶シリコン基板20の表面を研磨する
(A)。単結晶シリコン基板20はこの場合P型であ
る。また、結晶面は特に制約されない。
ある。単結晶シリコン基板20の表面を研磨する
(A)。単結晶シリコン基板20はこの場合P型であ
る。また、結晶面は特に制約されない。
この単結晶シリコン基板20の表面をフツ化水
素の45%の溶液中で陽極化成し、単結晶シリコン
基板20の表面を多孔質シリコン21に変化させ
る。
素の45%の溶液中で陽極化成し、単結晶シリコン
基板20の表面を多孔質シリコン21に変化させ
る。
この多孔質シリコンは、X線回折を行えば単結
晶パターンを示すし、また、その表面にシリコン
をエピタキシアル成長させれば単結晶シリコンが
成長する。すなわち、多孔質シリコンは単結晶シ
リコンの結合手が切れた状態ではあるが、格子定
数的には規則正しく並んでいる。そこで、多孔質
シリコンの切れた結合手を結び付けることによつ
て、単結晶シリコン化が可能である。
晶パターンを示すし、また、その表面にシリコン
をエピタキシアル成長させれば単結晶シリコンが
成長する。すなわち、多孔質シリコンは単結晶シ
リコンの結合手が切れた状態ではあるが、格子定
数的には規則正しく並んでいる。そこで、多孔質
シリコンの切れた結合手を結び付けることによつ
て、単結晶シリコン化が可能である。
そこで、本発明による誘電体分離基板の製造方
法においては、多孔質シリコンの一部を熱処理す
ることによつて単結晶シリコン化する。すなわ
ち、多孔質シリコン21の一部をレーザービーム
などによつてアニールして単結晶化したシリコン
22に変化させる(C)。通常、多孔質シリコンを
600℃〜900℃で窒素雰囲気中で熱処理すれば結合
手を結び付けることができるが、単結晶化した領
域を得るだけでなく、多孔質のまま残す領域も必
要なので、レーザーアニールによることが望まし
い。
法においては、多孔質シリコンの一部を熱処理す
ることによつて単結晶シリコン化する。すなわ
ち、多孔質シリコン21の一部をレーザービーム
などによつてアニールして単結晶化したシリコン
22に変化させる(C)。通常、多孔質シリコンを
600℃〜900℃で窒素雰囲気中で熱処理すれば結合
手を結び付けることができるが、単結晶化した領
域を得るだけでなく、多孔質のまま残す領域も必
要なので、レーザーアニールによることが望まし
い。
このようにして単結晶化したシリコンと多孔質
のままのシリコンを具えた単結晶シリコン基板2
0を、600℃〜1200℃の高温で酸素雰囲気中で酸
化する。これによつて、単結晶化したシリコン2
2の周囲及び表面に二酸化シリコン23が形成さ
れる(D)。これは、多孔質シリコンは単結晶シリコ
ンに比較してはるかに酸化され易い性質を利用し
たものである。多孔質シリコンは単結晶シリコン
の10〜30倍程度酸化が早く進み、例えば800℃の
ドライO2雰囲気中で、多孔質シリコンでは6000
ÅのSiO2膜が形成される間に単結晶シリコンで
は58ÅのSiO2膜が形成されたに過ぎなかつた。
のままのシリコンを具えた単結晶シリコン基板2
0を、600℃〜1200℃の高温で酸素雰囲気中で酸
化する。これによつて、単結晶化したシリコン2
2の周囲及び表面に二酸化シリコン23が形成さ
れる(D)。これは、多孔質シリコンは単結晶シリコ
ンに比較してはるかに酸化され易い性質を利用し
たものである。多孔質シリコンは単結晶シリコン
の10〜30倍程度酸化が早く進み、例えば800℃の
ドライO2雰囲気中で、多孔質シリコンでは6000
ÅのSiO2膜が形成される間に単結晶シリコンで
は58ÅのSiO2膜が形成されたに過ぎなかつた。
上記のようにして、本発明による誘電体分離基
板の製造方法においては、単結晶化したシリコン
の周囲を多孔質シリコンから変化した二酸化シリ
コンで囲むことになり、これによつて二酸化シリ
コンの誘電体層で分離された複数の単結晶シリコ
ンの島が一枚の基板内に得られる。
板の製造方法においては、単結晶化したシリコン
の周囲を多孔質シリコンから変化した二酸化シリ
コンで囲むことになり、これによつて二酸化シリ
コンの誘電体層で分離された複数の単結晶シリコ
ンの島が一枚の基板内に得られる。
単結晶化したシリコンの島に形成される素子の
種類によつて、陽極化成して多孔質化するシリコ
ンの厚さ、また、レーザーアニールを行つて単結
晶化する多孔質シリコンの面積、深さなどは異な
るが、通常、多孔質化する厚み(深さ)は10〜
50μmであり、また、単結晶化する厚み(深さ)
は5〜20μm程度である。
種類によつて、陽極化成して多孔質化するシリコ
ンの厚さ、また、レーザーアニールを行つて単結
晶化する多孔質シリコンの面積、深さなどは異な
るが、通常、多孔質化する厚み(深さ)は10〜
50μmであり、また、単結晶化する厚み(深さ)
は5〜20μm程度である。
前記の本発明による誘電体分離基板の製造方法
において、各工程に要する時間は概ね次の通りで
ある。陽極化成に必要な時間は5分、レーザーア
ニールには約30分、多孔質シリコンの酸化には約
30分で、合計約65分である。
において、各工程に要する時間は概ね次の通りで
ある。陽極化成に必要な時間は5分、レーザーア
ニールには約30分、多孔質シリコンの酸化には約
30分で、合計約65分である。
上記の結果からも明らかなように、本発明によ
れば、工程が簡略化するだけでなく、長時間を要
する工程が無くなることから、大幅に工数を低減
できることになり、前記の方法に比較すると約1/
10となる。
れば、工程が簡略化するだけでなく、長時間を要
する工程が無くなることから、大幅に工数を低減
できることになり、前記の方法に比較すると約1/
10となる。
また、基板をエツチングしたり、エピタキシア
ル成長をさせたりすることも必要でなくなるため
に、歩留も大幅に向上させることができ、またそ
れによつて、そこに形成される素子の信頼性も大
幅に向上することになる。
ル成長をさせたりすることも必要でなくなるため
に、歩留も大幅に向上させることができ、またそ
れによつて、そこに形成される素子の信頼性も大
幅に向上することになる。
第1図は従来の誘電体分離基板の製造方法を示
す正面断面図、第2図は本発明の実施例を示す正
面断面図である。 21……多孔質シリコン、22……単結晶化し
たシリコン、23……二酸化シリコン。
す正面断面図、第2図は本発明の実施例を示す正
面断面図である。 21……多孔質シリコン、22……単結晶化し
たシリコン、23……二酸化シリコン。
Claims (1)
- 1 単結晶シリコン基板の一表面をフツ化水素溶
液中で陽極化成して多孔質シリコン層を形成し、
該多孔質シリコン層の一部を熱処理することによ
つて単結晶シリコン化し、該基板を酸素雰囲気中
で酸化することによつて単結晶シリコン化されて
いない多孔質シリコン層をシリコン酸化物とし、
これによつてシリコン酸化物で囲まれた単結晶シ
リコン領域を形成することを特徴とする誘電体分
離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019142A JPS59144149A (ja) | 1983-02-08 | 1983-02-08 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019142A JPS59144149A (ja) | 1983-02-08 | 1983-02-08 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144149A JPS59144149A (ja) | 1984-08-18 |
| JPS6343887B2 true JPS6343887B2 (ja) | 1988-09-01 |
Family
ID=11991198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019142A Granted JPS59144149A (ja) | 1983-02-08 | 1983-02-08 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144149A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189238A (ja) * | 1984-03-09 | 1985-09-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0225519A3 (en) * | 1985-12-06 | 1989-12-06 | Texas Instruments Incorporated | High definition anodized sublayer boundary |
| US4910165A (en) * | 1988-11-04 | 1990-03-20 | Ncr Corporation | Method for forming epitaxial silicon on insulator structures using oxidized porous silicon |
| JP3176072B2 (ja) * | 1991-01-16 | 2001-06-11 | キヤノン株式会社 | 半導体基板の形成方法 |
| DE69331816T2 (de) * | 1992-01-31 | 2002-08-29 | Canon K.K., Tokio/Tokyo | Verfahren zur Herstellung eines Halbleitersubstrats |
| KR950005464B1 (ko) * | 1992-02-25 | 1995-05-24 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| US5331180A (en) * | 1992-04-30 | 1994-07-19 | Fujitsu Limited | Porous semiconductor light emitting device |
-
1983
- 1983-02-08 JP JP58019142A patent/JPS59144149A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144149A (ja) | 1984-08-18 |
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