JPS6349932B2 - - Google Patents
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- JPS6349932B2 JPS6349932B2 JP56151609A JP15160981A JPS6349932B2 JP S6349932 B2 JPS6349932 B2 JP S6349932B2 JP 56151609 A JP56151609 A JP 56151609A JP 15160981 A JP15160981 A JP 15160981A JP S6349932 B2 JPS6349932 B2 JP S6349932B2
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- Japan
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- fet
- effect transistor
- effect transistors
- gate
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、１つの入力信号に基き、互に逆相の
２つの信号を発生する様になされた逆相信号発生
回路に関する。
２つの信号を発生する様になされた逆相信号発生
回路に関する。
斯種逆相信号発生回路として、従来、第１図に
示す如く、エンハンスメント型（ノーマリオフ
型）の電界効果トランジスタＱ１（以下簡単の為
FET−Ｑ１と称す）とデプレツシヨン型（ノー
マリオン型）の電界効果トランジスタＱ２（以下
簡単の為FET−Ｑ２と称す）とが、FET−Ｑ１
のドレインＤをFET−Ｑ２のソースＳに接続せ
る態様を以つて直列に接続されてなる直列回路
が、電源線Ｅ１と電源線Ｅ２（接地されている）
との間に、FET−Ｑ２を電源線Ｅ１側として接
続され、而してFET−Ｑ１のゲートが入力線TO
に接続され、FET−Ｑ２のゲートがFET−Ｑ２
のソースＳに接続され、一方FET−Ｑ１のゲー
トより出力線Ｔ１が導出され、又FET−Ｑ１及
びFET−Ｑ２の接続中点より他の出力線Ｔ２が
導出されてなる構成のものが所謂直結型として提
案されている。
示す如く、エンハンスメント型（ノーマリオフ
型）の電界効果トランジスタＱ１（以下簡単の為
FET−Ｑ１と称す）とデプレツシヨン型（ノー
マリオン型）の電界効果トランジスタＱ２（以下
簡単の為FET−Ｑ２と称す）とが、FET−Ｑ１
のドレインＤをFET−Ｑ２のソースＳに接続せ
る態様を以つて直列に接続されてなる直列回路
が、電源線Ｅ１と電源線Ｅ２（接地されている）
との間に、FET−Ｑ２を電源線Ｅ１側として接
続され、而してFET−Ｑ１のゲートが入力線TO
に接続され、FET−Ｑ２のゲートがFET−Ｑ２
のソースＳに接続され、一方FET−Ｑ１のゲー
トより出力線Ｔ１が導出され、又FET−Ｑ１及
びFET−Ｑ２の接続中点より他の出力線Ｔ２が
導出されてなる構成のものが所謂直結型として提
案されている。
斯る構成によれば、入力線Ｔ０に２値表示で
「１」及び「０」をとる入力信号Ｓ０が、「１」で
供給された場合、FET−Ｑ１がオンし、これに
基き出力線Ｔ２に出力信号Ｓ２が２値表示で
「０」をとるものとして得られ、又出力線Ｔ１に
出力信号Ｓ１が２値表示で「１」をとるものとし
て得られるものである。又入力線Ｔ０に入力信号
Ｓ０が「０」で供給された場合、出力線Ｔ１及び
Ｔ２に夫々出力信号Ｓ１及びＳ２が夫々「０」及
び「１」をとるものとして得られるものである。
「１」及び「０」をとる入力信号Ｓ０が、「１」で
供給された場合、FET−Ｑ１がオンし、これに
基き出力線Ｔ２に出力信号Ｓ２が２値表示で
「０」をとるものとして得られ、又出力線Ｔ１に
出力信号Ｓ１が２値表示で「１」をとるものとし
て得られるものである。又入力線Ｔ０に入力信号
Ｓ０が「０」で供給された場合、出力線Ｔ１及び
Ｔ２に夫々出力信号Ｓ１及びＳ２が夫々「０」及
び「１」をとるものとして得られるものである。
従つて、第１図に示す従来の逆相信号発生回路
の構成の場合、１つの入力信号Ｓ０に基き、互に
逆相の２つの信号Ｓ１及びＳ２を発生することが
できるものということができる。然し乍ら、第１
図の構成の場合、出力信号Ｓ２が、出力信号Ｓ１
に基き、FET−Ｑ１及びFET−Ｑ２の直列回路
を伝播して得られる態様の構成を有するので、出
力信号Ｓ１及びＳ２間に、出力信号Ｓ２が出力信
号Ｓ１に対して遅延せる関係で、互に位相差を有
して得られ、従つて出力信号Ｓ１及びＳ２を厳密
に逆相関係で得ることができないという欠点を有
していた。
の構成の場合、１つの入力信号Ｓ０に基き、互に
逆相の２つの信号Ｓ１及びＳ２を発生することが
できるものということができる。然し乍ら、第１
図の構成の場合、出力信号Ｓ２が、出力信号Ｓ１
に基き、FET−Ｑ１及びFET−Ｑ２の直列回路
を伝播して得られる態様の構成を有するので、出
力信号Ｓ１及びＳ２間に、出力信号Ｓ２が出力信
号Ｓ１に対して遅延せる関係で、互に位相差を有
して得られ、従つて出力信号Ｓ１及びＳ２を厳密
に逆相関係で得ることができないという欠点を有
していた。
又従来、第２図を伴なつて次に述べる構成の逆
相信号発生回路も提案されている。即ちエンハン
スメント型の電界効果トランジスタＸ１〜Ｘ４
（以下簡単の為夫々FET−Ｘ１〜Ｘ４と称す）
と、ゲートＧをソースＳに接続してなる負荷とし
てのデプレツシヨン型の電界効果トランジスタＸ
５及びＸ６と、ゲートＧをソースに接続せる定電
流回路としてのデプレツシヨン型の電界効果トラ
ンジスタＸ７と、レベルシフト用のダイオードＤ
１及びＤ２と、負荷としての抵抗Ｒ１及びＲ２
と、基準信号源Ａとを有し、而してFET−Ｘ１
及びＸ２のドレインＤが夫々抵抗Ｒ１及びＲ２を
通じて電源線Ｅ１に、ソースＳがFET−Ｘ７を
通じて電源線Ｅ１に接続され、又FET−Ｘ３及
びＸ４のドレインＤが電源線Ｅ１、ソースＳが
夫々ダイオードＤ１及びＤ２を通じ更にFET−
Ｘ５及びＸ６を通じて電源線Ｅ１に接続され、更
にFET−Ｘ１及びＸ２のゲートＧが夫々入力線
Ｔ０及び基準信号源Ａに接続され、尚更にFET
−Ｘ３及びＸ４のゲートが、夫々FET−Ｘ１及
び抵抗Ｒ１の接続中点、及びFET−Ｘ２及び抵
抗Ｒ２の接続中点に接続され、又ダイオードＤ１
及びFET−Ｘ５の接続中点、及びダイオードＤ
２及びFET−Ｘ６の接続中点より、夫々出力線
Ｔ１及びＴ２が導出されている。
相信号発生回路も提案されている。即ちエンハン
スメント型の電界効果トランジスタＸ１〜Ｘ４
（以下簡単の為夫々FET−Ｘ１〜Ｘ４と称す）
と、ゲートＧをソースＳに接続してなる負荷とし
てのデプレツシヨン型の電界効果トランジスタＸ
５及びＸ６と、ゲートＧをソースに接続せる定電
流回路としてのデプレツシヨン型の電界効果トラ
ンジスタＸ７と、レベルシフト用のダイオードＤ
１及びＤ２と、負荷としての抵抗Ｒ１及びＲ２
と、基準信号源Ａとを有し、而してFET−Ｘ１
及びＸ２のドレインＤが夫々抵抗Ｒ１及びＲ２を
通じて電源線Ｅ１に、ソースＳがFET−Ｘ７を
通じて電源線Ｅ１に接続され、又FET−Ｘ３及
びＸ４のドレインＤが電源線Ｅ１、ソースＳが
夫々ダイオードＤ１及びＤ２を通じ更にFET−
Ｘ５及びＸ６を通じて電源線Ｅ１に接続され、更
にFET−Ｘ１及びＸ２のゲートＧが夫々入力線
Ｔ０及び基準信号源Ａに接続され、尚更にFET
−Ｘ３及びＸ４のゲートが、夫々FET−Ｘ１及
び抵抗Ｒ１の接続中点、及びFET−Ｘ２及び抵
抗Ｒ２の接続中点に接続され、又ダイオードＤ１
及びFET−Ｘ５の接続中点、及びダイオードＤ
２及びFET−Ｘ６の接続中点より、夫々出力線
Ｔ１及びＴ２が導出されている。
斯る第２図に示す構成によれば、入力線Ｔ０に
入力信号Ｓ０が「１」で供給された場合、FET
−Ｘ１及びＸ２が夫々オン及びオフし、之に基き
FET−Ｘ３及びＸ４が夫々オフ及びオンし、依
つて出力線Ｔ１及びＴ２に出力信号Ｓ１及びＳ２
が夫々「０」及び「１」をとるものとして得られ
るものである。
入力信号Ｓ０が「１」で供給された場合、FET
−Ｘ１及びＸ２が夫々オン及びオフし、之に基き
FET−Ｘ３及びＸ４が夫々オフ及びオンし、依
つて出力線Ｔ１及びＴ２に出力信号Ｓ１及びＳ２
が夫々「０」及び「１」をとるものとして得られ
るものである。
従つて第２図に示す従来の逆相信号発生回路の
場合、第１図の場合と同様に１つの入力信号Ｓ０
に基き互に逆相の２つの信号Ｓ１及びＳ２を得る
ことができ、この場合、信号Ｓ１が信号Ｓ０に基
き、FET−Ｘ１，Ｘ２及びＸ７を含む回路と、
FET−Ｘ３及びＸ５を含む回路とを伝播して得
られ、又信号Ｓ２が信号Ｓ０に基き、FET−Ｘ
１，Ｘ２及びＸ６を含む回路と、FET−Ｘ４及
びＸ６を含む回路とを伝播して得られ、FET−
Ｘ３及びＸ５を含む回路とFET−Ｘ４及びＸ６
を含む回路とが同じ構成であるので、２つの信号
Ｓ１及びＳ２が厳密に逆相関係で得られるもので
ある。然し乍ら、第２図の構成の場合、電界効果
トランジスタＸ１〜Ｘ７と、ダイオードＤ１及び
Ｄ２と、抵抗Ｒ１及びＲ２と多くの部品を要し、
又FET−Ｘ７が定電流回路を構成しているを要
している為、電源線Ｅ１及びＥ２間に比較的高い
電圧の電源を接続するを要する等の欠点を有して
いた。
場合、第１図の場合と同様に１つの入力信号Ｓ０
に基き互に逆相の２つの信号Ｓ１及びＳ２を得る
ことができ、この場合、信号Ｓ１が信号Ｓ０に基
き、FET−Ｘ１，Ｘ２及びＸ７を含む回路と、
FET−Ｘ３及びＸ５を含む回路とを伝播して得
られ、又信号Ｓ２が信号Ｓ０に基き、FET−Ｘ
１，Ｘ２及びＸ６を含む回路と、FET−Ｘ４及
びＸ６を含む回路とを伝播して得られ、FET−
Ｘ３及びＸ５を含む回路とFET−Ｘ４及びＸ６
を含む回路とが同じ構成であるので、２つの信号
Ｓ１及びＳ２が厳密に逆相関係で得られるもので
ある。然し乍ら、第２図の構成の場合、電界効果
トランジスタＸ１〜Ｘ７と、ダイオードＤ１及び
Ｄ２と、抵抗Ｒ１及びＲ２と多くの部品を要し、
又FET−Ｘ７が定電流回路を構成しているを要
している為、電源線Ｅ１及びＥ２間に比較的高い
電圧の電源を接続するを要する等の欠点を有して
いた。
依つて本発明は第１図及び第２図にて上述せる
欠点のない新規な逆相信号発生回路を提案せんと
するもので、以下詳述する所より明らかとなるで
あろう。
欠点のない新規な逆相信号発生回路を提案せんと
するもので、以下詳述する所より明らかとなるで
あろう。
第３図は本願第１番目の発明による逆相信号発
生回路の第１の実施例を示し、エンハンスメント
型の電界効果トランジスタＭ１とデプレツシヨン
型の電界効果トランジスタＭ２との直列回路と、
エンハンスメント型の電界効果トランジスタＭ３
とデプレツシヨン型の電界効果トランジスタＭ４
との直列回路と、エンハンスメント型の電界効果
トランジスタＭ５とデプレツシヨン型の電界効果
トランジスタＭ６との直列回路とが、電源線Ｅ１
と電源線Ｅ２（接地されている）間に、電界効果
トランジスタＭ２，Ｍ４及びＭ６を電源線Ｅ１側
として、互に並列に接続されている。以下電界効
果トランジスタＭ１〜Ｍ６を簡単の為FET−Ｍ
１〜Ｍ６と称す。
生回路の第１の実施例を示し、エンハンスメント
型の電界効果トランジスタＭ１とデプレツシヨン
型の電界効果トランジスタＭ２との直列回路と、
エンハンスメント型の電界効果トランジスタＭ３
とデプレツシヨン型の電界効果トランジスタＭ４
との直列回路と、エンハンスメント型の電界効果
トランジスタＭ５とデプレツシヨン型の電界効果
トランジスタＭ６との直列回路とが、電源線Ｅ１
と電源線Ｅ２（接地されている）間に、電界効果
トランジスタＭ２，Ｍ４及びＭ６を電源線Ｅ１側
として、互に並列に接続されている。以下電界効
果トランジスタＭ１〜Ｍ６を簡単の為FET−Ｍ
１〜Ｍ６と称す。
この場合FET−Ｍ１，Ｍ３及びＭ５のドレイ
ンＤが夫々FET−Ｍ２，Ｍ４及びＭ６のソース
に接続されているものとする。
ンＤが夫々FET−Ｍ２，Ｍ４及びＭ６のソース
に接続されているものとする。
而してFET−Ｍ１，Ｍ３及びＭ６のゲートＧ
が入力線Ｔ０に接続され、又FET−Ｍ２のゲー
トＧがFET−Ｍ２のソースＳに接続され、更に
FET−Ｍ４及びＭ５のゲートＧがFET−Ｍ１及
びＭ２の接続中点に接続され、尚更にFET−Ｍ
３及びＭ４の接続中点及びFET−Ｍ５及びＭ６
の接続中点より夫々出力線Ｔ１及びＴ２が導出さ
れている。
が入力線Ｔ０に接続され、又FET−Ｍ２のゲー
トＧがFET−Ｍ２のソースＳに接続され、更に
FET−Ｍ４及びＭ５のゲートＧがFET−Ｍ１及
びＭ２の接続中点に接続され、尚更にFET−Ｍ
３及びＭ４の接続中点及びFET−Ｍ５及びＭ６
の接続中点より夫々出力線Ｔ１及びＴ２が導出さ
れている。
以上が本願第１番目の発明の第１の実施例の構
成であるが、斯る構成によれば、入力線Ｔ０に２
値表示で「１」及び「０」をとる入力信号Ｓ０
が、「１」で供給された場合、FET−Ｍ１がオン
になつてFET−Ｍ１及びＭ２の接続中点に「０」
の出力が得られ、而してその「０」の出力によつ
てFET−Ｍ４がオフになり、一方その「０」の
出力によつてFET−Ｍ５はオンにならず従つて
オフを保ち、又入力信号Ｓ０が「１」で供給され
たことにより、FET−Ｍ３がオンとなり、更に
FET−Ｍ６はオンを保ち、依つて出力線Ｔ１及
びＴ２に夫々出力信号Ｓ１及びＳ２が夫々「０」
及び「１」をとるものとして得られるものであ
る。又入力信号Ｓ０が供給された場合、FET−
Ｍ１がオフを保ち、この為FET−Ｍ１及びＭ２
の接続中点に「１」の出力が得られ、而してその
「１」の出力によつてFET−Ｍ５がオンになり、
一方入力信号Ｓ０が「０」で供給されたことによ
り、FET−Ｍ３はオンにならず、従つてオフを
保ち、又FET−Ｍ６はオフになり、更にFET−
Ｍ４はオンを保ち、依つて出力線Ｔ１及びＴ２に
夫々出力信号Ｓ１及びＳ２が夫々「１」及び
「０」をとるものとして得られるものである。
成であるが、斯る構成によれば、入力線Ｔ０に２
値表示で「１」及び「０」をとる入力信号Ｓ０
が、「１」で供給された場合、FET−Ｍ１がオン
になつてFET−Ｍ１及びＭ２の接続中点に「０」
の出力が得られ、而してその「０」の出力によつ
てFET−Ｍ４がオフになり、一方その「０」の
出力によつてFET−Ｍ５はオンにならず従つて
オフを保ち、又入力信号Ｓ０が「１」で供給され
たことにより、FET−Ｍ３がオンとなり、更に
FET−Ｍ６はオンを保ち、依つて出力線Ｔ１及
びＴ２に夫々出力信号Ｓ１及びＳ２が夫々「０」
及び「１」をとるものとして得られるものであ
る。又入力信号Ｓ０が供給された場合、FET−
Ｍ１がオフを保ち、この為FET−Ｍ１及びＭ２
の接続中点に「１」の出力が得られ、而してその
「１」の出力によつてFET−Ｍ５がオンになり、
一方入力信号Ｓ０が「０」で供給されたことによ
り、FET−Ｍ３はオンにならず、従つてオフを
保ち、又FET−Ｍ６はオフになり、更にFET−
Ｍ４はオンを保ち、依つて出力線Ｔ１及びＴ２に
夫々出力信号Ｓ１及びＳ２が夫々「１」及び
「０」をとるものとして得られるものである。
従つて第３図に示す本願第１番目の発明の第１
の実施例の構成の場合、１つの入力信号Ｓ０に基
き、互に逆相の２つの信号Ｓ１及びＳ２を発生す
ることができるものである。而してこの場合、信
号Ｓ１が信号Ｓ０に基き、FET−Ｍ１及びＭ２
を含む回路と、FET−Ｍ３及びＭ４を含む回路
とを伝播して得られ、又信号Ｓ２が信号Ｓ０に基
き、FET−Ｍ１及びＭ２を含む回路とFET−Ｍ
５及びＭ６を含む回路とを伝播して得られる態様
を有し、そしてこの場合FET−Ｍ３及びＭ４を
含む回路と、FET−Ｍ５及びＭ６を含む回路と
が同じ構成を有するので、２つの信号Ｓ１及びＳ
２が厳密に逆相関係で得られるという特徴を有す
るものである。
の実施例の構成の場合、１つの入力信号Ｓ０に基
き、互に逆相の２つの信号Ｓ１及びＳ２を発生す
ることができるものである。而してこの場合、信
号Ｓ１が信号Ｓ０に基き、FET−Ｍ１及びＭ２
を含む回路と、FET−Ｍ３及びＭ４を含む回路
とを伝播して得られ、又信号Ｓ２が信号Ｓ０に基
き、FET−Ｍ１及びＭ２を含む回路とFET−Ｍ
５及びＭ６を含む回路とを伝播して得られる態様
を有し、そしてこの場合FET−Ｍ３及びＭ４を
含む回路と、FET−Ｍ５及びＭ６を含む回路と
が同じ構成を有するので、２つの信号Ｓ１及びＳ
２が厳密に逆相関係で得られるという特徴を有す
るものである。
このことは、FET−Ｍ１〜Ｍ６のゲート長に
対して信号Ｓ１及びＳ２間の位相差を測定した
所、第４図の曲線に示す如く、ゲート長が大と
なつても、位相差が略々零で得られたことよりし
ても明らかとなつた。因みに、第１図の従来の構
成の場合、そのFET−Ｑ１のゲート長に対する
信号Ｓ１及びＳ２間の位相差を測定した所、第４
図の曲線に示す如く、ゲート長が大となるに応
じて位相差が大となつて得られた。
対して信号Ｓ１及びＳ２間の位相差を測定した
所、第４図の曲線に示す如く、ゲート長が大と
なつても、位相差が略々零で得られたことよりし
ても明らかとなつた。因みに、第１図の従来の構
成の場合、そのFET−Ｑ１のゲート長に対する
信号Ｓ１及びＳ２間の位相差を測定した所、第４
図の曲線に示す如く、ゲート長が大となるに応
じて位相差が大となつて得られた。
又第３図に示す本発明の実施例の場合、上述せ
る特徴が、６つのFET−Ｍ１〜Ｍ６を用いるの
みの簡易な構成で得られるという大なる特徴を有
するものである。更にFET−Ｍ１及びＭ２の直
列回路と、FET−Ｍ３及びＭ４の直列回路と、
FET−Ｍ５及びＭ６の直列回路とが電源線Ｅ１
及びＥ２間に直接接続されてなる構成を有するの
で、電源線Ｅ１及びＥ２間に接続する電源に高い
電圧の得られるものを要しない等の大なる特徴を
有する。
る特徴が、６つのFET−Ｍ１〜Ｍ６を用いるの
みの簡易な構成で得られるという大なる特徴を有
するものである。更にFET−Ｍ１及びＭ２の直
列回路と、FET−Ｍ３及びＭ４の直列回路と、
FET−Ｍ５及びＭ６の直列回路とが電源線Ｅ１
及びＥ２間に直接接続されてなる構成を有するの
で、電源線Ｅ１及びＥ２間に接続する電源に高い
電圧の得られるものを要しない等の大なる特徴を
有する。
次に第５図を伴なつて本願第１番目の発明の第
２の実施例を述べるに、第３図との対応部分には
同一符号を附して詳細説明はこれを省略するも、
第３図にて上述せる構成に於て、デプレツシヨン
型の電界効果トランジスタＭ７及びＭ８（以下
夫々FET−Ｍ７及びＭ８と称す）とが、前者の
ドレインＤを後者のソースＳに接続せる態様を以
つて直列に接続され、而してその直列回路が電源
線Ｅ１及びＥ２間に接続され、而してFET−Ｍ
７及びＭ８の接続中点に第３図の場合の入力線Ｔ
０がFET−Ｍ７及びＭ８を含む回路の出力線と
して接続され、更にFET−Ｍ７のゲートＧより
入力線Ｓ０′が導出されてなることを除いては第
３図の場合と同様の構成を有する。
２の実施例を述べるに、第３図との対応部分には
同一符号を附して詳細説明はこれを省略するも、
第３図にて上述せる構成に於て、デプレツシヨン
型の電界効果トランジスタＭ７及びＭ８（以下
夫々FET−Ｍ７及びＭ８と称す）とが、前者の
ドレインＤを後者のソースＳに接続せる態様を以
つて直列に接続され、而してその直列回路が電源
線Ｅ１及びＥ２間に接続され、而してFET−Ｍ
７及びＭ８の接続中点に第３図の場合の入力線Ｔ
０がFET−Ｍ７及びＭ８を含む回路の出力線と
して接続され、更にFET−Ｍ７のゲートＧより
入力線Ｓ０′が導出されてなることを除いては第
３図の場合と同様の構成を有する。
以上が本願第２番目の発明の第２の実施例の構
成であるが、斯る構成によれば、それが上述せる
事項を除いては第３図の場合と同様の構成を有
し、而して入力線Ｔ０′に第３図の場合と同様の
入力信号Ｓ０を「１」及び「０」で各別に供給す
れば、FET−Ｍ７及びＭ８の接続中点に各別に
「０」及び「１」の出力が得られること明らかで
あるので、出力線Ｔ１及びＴ２に、入力信号Ｓ０
が「１」の場合、出力信号Ｓ１及びＳ２が夫々
「１」及び「０」で得られ、又入力信号Ｓ０が
「０」の場合、出力信号Ｓ１及びＳ２が夫々「０」
及び「１」で得られるものである。
成であるが、斯る構成によれば、それが上述せる
事項を除いては第３図の場合と同様の構成を有
し、而して入力線Ｔ０′に第３図の場合と同様の
入力信号Ｓ０を「１」及び「０」で各別に供給す
れば、FET−Ｍ７及びＭ８の接続中点に各別に
「０」及び「１」の出力が得られること明らかで
あるので、出力線Ｔ１及びＴ２に、入力信号Ｓ０
が「１」の場合、出力信号Ｓ１及びＳ２が夫々
「１」及び「０」で得られ、又入力信号Ｓ０が
「０」の場合、出力信号Ｓ１及びＳ２が夫々「０」
及び「１」で得られるものである。
従つて本願発明の第２の実施例の場合も、１つ
の入力信号Ｓ０に基き、互に逆相の２つの信号Ｓ
１及びＳ２を発生することができるものである。
而してこの場合も、第３図の場合と同様に、信号
Ｓ１及びＳ２が厳密に逆相関係で簡易な構成で得
られ、又電源線Ｅ１及びＥ２間に高い電圧の電源
を要しないという特徴を有するものである。尚第
３図の場合、入力信号Ｓ０にその電圧振幅の約1/
２に相当する電圧の直流バイアスを重畳せしめる
を要するものであるが、第５図の本例の場合、
FET−Ｍ７及びＭ８を含む回路を有するので、
入力信号Ｓ０に斯る直流バイアスを重畳せしめる
要がないという特徴も併せ有するものである。
の入力信号Ｓ０に基き、互に逆相の２つの信号Ｓ
１及びＳ２を発生することができるものである。
而してこの場合も、第３図の場合と同様に、信号
Ｓ１及びＳ２が厳密に逆相関係で簡易な構成で得
られ、又電源線Ｅ１及びＥ２間に高い電圧の電源
を要しないという特徴を有するものである。尚第
３図の場合、入力信号Ｓ０にその電圧振幅の約1/
２に相当する電圧の直流バイアスを重畳せしめる
を要するものであるが、第５図の本例の場合、
FET−Ｍ７及びＭ８を含む回路を有するので、
入力信号Ｓ０に斯る直流バイアスを重畳せしめる
要がないという特徴も併せ有するものである。
次に第６図を伴なつて本願第２番目の発明の実
施例を述べるに、第３図との対応部分に同一符号
を附し詳細説明はこれを省略するも、第３図にて
上述せる構成に於て、そのFET−Ｍ１及びＭ３
がエンハンスメント型であるに代え、デプレツシ
ヨン型に置換されてなることを除いては、第３図
の場合と同様の構成を有する。
施例を述べるに、第３図との対応部分に同一符号
を附し詳細説明はこれを省略するも、第３図にて
上述せる構成に於て、そのFET−Ｍ１及びＭ３
がエンハンスメント型であるに代え、デプレツシ
ヨン型に置換されてなることを除いては、第３図
の場合と同様の構成を有する。
以上が本願第２番目の発明の実施例の構成であ
るが、斯る構成によれば、それが上述せる事項を
除いては第３図の場合と同様であるので、詳細説
明はこれを省略するも、第３図の場合と同様の作
用効果が得られる。但し本例の場合、入力信号Ｓ
０の供給されるFET−Ｍ１及びＭ３が共にデプ
レツシヨン型であるので、第５図の場合と同様に
入力信号Ｓ０に直流バイアスを重畳せしめる要が
ないという特徴を有するものである。
るが、斯る構成によれば、それが上述せる事項を
除いては第３図の場合と同様であるので、詳細説
明はこれを省略するも、第３図の場合と同様の作
用効果が得られる。但し本例の場合、入力信号Ｓ
０の供給されるFET−Ｍ１及びＭ３が共にデプ
レツシヨン型であるので、第５図の場合と同様に
入力信号Ｓ０に直流バイアスを重畳せしめる要が
ないという特徴を有するものである。
第１図及び第２図は従来の回路を示す接続図、
第３図は本願第１番目の発明の実施例を示す接続
図、第４図はその説明に供する曲線図、第５図は
本願第１番目の発明の第２の実施例を示す接続
図、第６図は本願第２番目の発明の実施例を示す
接続図である。
第３図は本願第１番目の発明の実施例を示す接続
図、第４図はその説明に供する曲線図、第５図は
本願第１番目の発明の第２の実施例を示す接続
図、第６図は本願第２番目の発明の実施例を示す
接続図である。
Claims (1)
- 【特許請求の範囲】 １ エンハンスメント型の第１の電界効果トラン
ジスタとデプレツシヨン型の第２の電界効果トラ
ンジスタとの第１の直列回路と、エンハンスメン
ト型の第３の電界効果トランジスタとデプレツシ
ヨン型の第４の電界効果トランジスタとの第２の
直列回路と、エンハンスメント型の第５の電界効
果トランジスタとデプレツシヨン型の第６の電界
効果トランジスタとの第３の直列回路とが、第１
及び第２の電源線間に、第２、第４及び第６の電
界効果トランジスタを第１の電源線側として互に
並列に接続され、上記第１、第３及び第６の電界
効果トランジスタのゲートが入力線に接続され、
上記第２の電界効果トランジスタのゲートが当該
第２の電界効果トランジスタの上記第１の電界効
果トランジスタに接続せる側に接続せるソース又
はドレインに接続され、上記第４及び第５の電界
効果トランジスタのゲートが上記第１及び第２の
電界効果トランジスタの接続中点に接続され、上
記第３及び第４の電界効果トランジスタの接続中
点及び上記第５及び第６の電界効果トランジスタ
の接続中点より夫々第１及び第２の出力線が導出
されてなる事を特徴とする逆相信号発生回路。 ２ デプレツシヨン型の第１及び第２の電界効果
トランジスタの第１の直列回路と、デプレツシヨ
ン型の第３及び第４の電界効果トランジスタの第
２の直列回路と、エンハンスメント型の第５の電
界効果トランジスタとデプレツシヨン型の第６の
電界効果トランジスタとの第３の直列回路とが、
第１及び第２の電源線間に、第２、第４及び第６
の電界効果トランジスタを第１の電源線側として
互に並列に接続され、上記第１、第３及び第６の
電界効果トランジスタのゲートが入力線に接続さ
れ、上記第２の電界効果トランジスタのゲートが
当該第２の電界効果トランジスタの上記第１の電
界効果トランジスタに接続せる側に接続せるソー
ス又はドレインに接続され、上記第４及び第５の
電界効果トランジスタのゲートが上記第１及び第
２の電界効果トランジスタの接続中点に接続さ
れ、上記第３及び第４の電界効果トランジスタの
接続中点及び上記第５及び第６の電界効果トラン
ジスタの接続中点より夫々第１及び第２の出力線
が導出されてなる事を特徴とする逆相信号発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151609A JPS5853220A (ja) | 1981-09-25 | 1981-09-25 | 逆相信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56151609A JPS5853220A (ja) | 1981-09-25 | 1981-09-25 | 逆相信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853220A JPS5853220A (ja) | 1983-03-29 |
| JPS6349932B2 true JPS6349932B2 (ja) | 1988-10-06 |
Family
ID=15522268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56151609A Granted JPS5853220A (ja) | 1981-09-25 | 1981-09-25 | 逆相信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853220A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188936A (ja) * | 1982-04-28 | 1983-11-04 | Sony Corp | 高速分周回路 |
| US5541527A (en) * | 1995-10-31 | 1996-07-30 | Sgs-Thomson Microelectronics, Inc. | PECL buffer |
-
1981
- 1981-09-25 JP JP56151609A patent/JPS5853220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5853220A (ja) | 1983-03-29 |
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