JPS6350069A - Ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタの製造方法Info
- Publication number
- JPS6350069A JPS6350069A JP61194485A JP19448586A JPS6350069A JP S6350069 A JPS6350069 A JP S6350069A JP 61194485 A JP61194485 A JP 61194485A JP 19448586 A JP19448586 A JP 19448586A JP S6350069 A JPS6350069 A JP S6350069A
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- JP
- Japan
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- film
- oxide film
- mask
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- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦型ＭＯＳ電界効果トランジスタ（以下縦型
ＭＯＳＦＥＴ）の製造方法に関するものである。
ＭＯＳＦＥＴ）の製造方法に関するものである。
従来の技術
従来の縦型ＭＯＳＦＥＴの製造方法を、Ｎチャンネル形
のものを例にとり、第２図ａ −ｄの工程順断面図によ
って説明する。まず、第２図ａのように、Ｎ型のシリコ
ン半導体基板１に高濃度のＰ型拡散領域２を酸化膜３゛
をマスクにして選択形成する。これは後で述べるソース
コンタクト部分での接触抵抗の低減を目的としたもので
ある。次に、第２図すのように、表面の酸化膜３′を一
旦除去した後、ゲート酸化膜３を形成し、更にその上に
ポリシリコンのゲート電極４をパターン形成する。この
状態でゲート電極４をマスクとしてイオン注入によりチ
ャンネル形成用のＰ型拡散領域５を形成する。次いで、
レジスト６およびゲート電極４をマスクとしてイオン注
入によりＮ型ソース拡散領域７を形成する。次に、第２
図Ｃのように、ポリシリコンのゲート電極４上をも酸化
膜でおおったのち、ソース領域７と高濃度Ｐ型頭域２に
またがってソースのコンタクト窓を形成する。
のものを例にとり、第２図ａ −ｄの工程順断面図によ
って説明する。まず、第２図ａのように、Ｎ型のシリコ
ン半導体基板１に高濃度のＰ型拡散領域２を酸化膜３゛
をマスクにして選択形成する。これは後で述べるソース
コンタクト部分での接触抵抗の低減を目的としたもので
ある。次に、第２図すのように、表面の酸化膜３′を一
旦除去した後、ゲート酸化膜３を形成し、更にその上に
ポリシリコンのゲート電極４をパターン形成する。この
状態でゲート電極４をマスクとしてイオン注入によりチ
ャンネル形成用のＰ型拡散領域５を形成する。次いで、
レジスト６およびゲート電極４をマスクとしてイオン注
入によりＮ型ソース拡散領域７を形成する。次に、第２
図Ｃのように、ポリシリコンのゲート電極４上をも酸化
膜でおおったのち、ソース領域７と高濃度Ｐ型頭域２に
またがってソースのコンタクト窓を形成する。
そして、最後に、第２図ｄのように、ソース電極８を形
成し、またシリコン半導体基板１の裏面にドレイン電極
９を形成する。
成し、またシリコン半導体基板１の裏面にドレイン電極
９を形成する。
この構造の縦型ＭＯＳＦＥＴではチャンネルＰ型領域５
とゲート酸化膜３との界面にチャンネルができ、電子は
ソース領域７から、このチャンネルを通って、シリコン
基板１をドレイ：／領域として、その表面部から裏面側
に設けたトレイン電極９に流れる。なお高濃度Ｐ型頭域
２とソース領域７とがソース電極８によってショートさ
れているのはこの部分を同電位にしてチャンネルＰ型領
域５の電位を固定するためである。
とゲート酸化膜３との界面にチャンネルができ、電子は
ソース領域７から、このチャンネルを通って、シリコン
基板１をドレイ：／領域として、その表面部から裏面側
に設けたトレイン電極９に流れる。なお高濃度Ｐ型頭域
２とソース領域７とがソース電極８によってショートさ
れているのはこの部分を同電位にしてチャンネルＰ型領
域５の電位を固定するためである。
発明が解決しようとする問題点
この従来例の製造方法では、高濃度Ｐ型頭域２とソース
領域７およびコンタクト窓の形成がそれぞれ別のマスク
によって行われるため、マスクの精度やマスク合わせ時
のマスクずれを考慮したマスク設計が必要となる。この
ため、集積度の向上に限界があり、縦型ＭＯＳＦＥＴの
導通時の抵抗（オン抵抗）が低減できないという問題が
あった。
領域７およびコンタクト窓の形成がそれぞれ別のマスク
によって行われるため、マスクの精度やマスク合わせ時
のマスクずれを考慮したマスク設計が必要となる。この
ため、集積度の向上に限界があり、縦型ＭＯＳＦＥＴの
導通時の抵抗（オン抵抗）が低減できないという問題が
あった。
問題点を解決するための手段
本発明の縦型ＭＯＳＦＥＴの製造方法は、上記の問題点
を解決するものであって、ソースコンタクト領域の微細
化によって高集積化を図りオン抵抗の低減を実現するも
ので、高濃度Ｐ型頭域を形成する際、ゲート酸化膜上に
非酸化性膜のマスクを設け、このマスクの開口部からイ
オン注入し、拡散熱処理して同Ｐ型領域を形成し、次に
、前記拡散熱処理過程で同時に形成された前記開口部の
選択酸化膜およびゲート電極をマスクとして、イオン注
入によって、ソース領域を形成し、ついで、前記非酸化
性膜をマスクさして、前記選択酸化膜および前記開口部
周辺のゲート酸化膜を選択除去することによってソース
コンタクト窓を自己整合で形成するものである。
を解決するものであって、ソースコンタクト領域の微細
化によって高集積化を図りオン抵抗の低減を実現するも
ので、高濃度Ｐ型頭域を形成する際、ゲート酸化膜上に
非酸化性膜のマスクを設け、このマスクの開口部からイ
オン注入し、拡散熱処理して同Ｐ型領域を形成し、次に
、前記拡散熱処理過程で同時に形成された前記開口部の
選択酸化膜およびゲート電極をマスクとして、イオン注
入によって、ソース領域を形成し、ついで、前記非酸化
性膜をマスクさして、前記選択酸化膜および前記開口部
周辺のゲート酸化膜を選択除去することによってソース
コンタクト窓を自己整合で形成するものである。
作用
この製造方法によれば、高濃度Ｐ型領域形成用のマスク
工程以後のソース領域およびソースコンタクト窓が、マ
スクすれと全く無関係に形成され、縦型ＭＯＳＦＥＴの
製造の際、最も寸法的に注意しなければならないソース
コンタクト部分の形成がすべて自己整合でおこなわれる
ので、寸法的なずれを気にする必要がなく歩留りが向上
する。また素子の設計においては余分な寸法余裕を考慮
する必要がないため、素子の微細化による高集積化が可
能となる。また、ソース領域形成時のマスクが不用とな
るため、工程の短縮、製造コストの低減も実現される。
工程以後のソース領域およびソースコンタクト窓が、マ
スクすれと全く無関係に形成され、縦型ＭＯＳＦＥＴの
製造の際、最も寸法的に注意しなければならないソース
コンタクト部分の形成がすべて自己整合でおこなわれる
ので、寸法的なずれを気にする必要がなく歩留りが向上
する。また素子の設計においては余分な寸法余裕を考慮
する必要がないため、素子の微細化による高集積化が可
能となる。また、ソース領域形成時のマスクが不用とな
るため、工程の短縮、製造コストの低減も実現される。
実施例
本発明の縦型ＭＯＳＦＥＴの製造方法の実施例について
、第１図ａ −ｅに示したＮチャンネル縦型ＭＯＳＦＥ
Ｔの製造方法の工程順断面図を参照して説明する。
、第１図ａ −ｅに示したＮチャンネル縦型ＭＯＳＦＥ
Ｔの製造方法の工程順断面図を参照して説明する。
まず、第１図ａのように、Ｎ型のシリコン半導体基板１
にゲート酸化膜３を形成しさらにポリシリコンのゲート
電極４をパターン形成する。次に、第１図すのように、
ポリシリコン表面を酸化した後シリコン窒化膜１０を付
着させ、レジストをマスクとして、シリコン窒化膜１０
を選択エツチングして開口し、この開口部から、イオン
注入で高濃度Ｐ型頭域２を形成する。この後、シリコン
窒化膜１０をマスクとした選択酸化により高濃度Ｐ型頭
域２の上の開口部にのみ酸化膜１１を形成する。
にゲート酸化膜３を形成しさらにポリシリコンのゲート
電極４をパターン形成する。次に、第１図すのように、
ポリシリコン表面を酸化した後シリコン窒化膜１０を付
着させ、レジストをマスクとして、シリコン窒化膜１０
を選択エツチングして開口し、この開口部から、イオン
注入で高濃度Ｐ型頭域２を形成する。この後、シリコン
窒化膜１０をマスクとした選択酸化により高濃度Ｐ型頭
域２の上の開口部にのみ酸化膜１１を形成する。
次に、第１図Ｃのように、酸化膜１１およびゲート電極
４をマスクとして、チャンネル形成用Ｐ型領域５をイオ
ン注入によって形成し、さらに、同じマスクを用いてＮ
＋型のソース領域７をイオン注入によって形成する。こ
の時、高濃度Ｐ型頭域２の表面は、選択酸化膜１１によ
って保護され、チャンネル形成用Ｐ型領域５およびソー
ス領域７は高濃度Ｐ型頭域２と自己整合で形成される。
４をマスクとして、チャンネル形成用Ｐ型領域５をイオ
ン注入によって形成し、さらに、同じマスクを用いてＮ
＋型のソース領域７をイオン注入によって形成する。こ
の時、高濃度Ｐ型頭域２の表面は、選択酸化膜１１によ
って保護され、チャンネル形成用Ｐ型領域５およびソー
ス領域７は高濃度Ｐ型頭域２と自己整合で形成される。
次に、第１図ｄのように、ソースコンタクト窓は、選択
酸化膜１１をエツチングすることで高濃度Ｐ型頭域２の
シリコン表面が露出され、さらに、エツチングを進行す
ることでシリコン窒化膜１０がマスクとなってその下の
酸化膜が横方向にエツチングされ、ソース領域７のシリ
コン表面が露出する。この後、シリコン窒化膜１０を除
去しソースコンタクト窓が完成する。
酸化膜１１をエツチングすることで高濃度Ｐ型頭域２の
シリコン表面が露出され、さらに、エツチングを進行す
ることでシリコン窒化膜１０がマスクとなってその下の
酸化膜が横方向にエツチングされ、ソース領域７のシリ
コン表面が露出する。この後、シリコン窒化膜１０を除
去しソースコンタクト窓が完成する。
最後に、第１図ｅのように、ソース電極８およびシリコ
ン半導体基盤板の裏面にドレイン電極９を形成する。
ン半導体基盤板の裏面にドレイン電極９を形成する。
以上説明したように高濃度Ｐ型領域、チャンネル形成用
Ｐ型領域、ソース領域、およびソースコンタクト窓は、
それぞれ、シリコン窒化１１ｉ １０のマスクのみで、
自己整合により一義的にその位置が決定され精度よく形
成される。
Ｐ型領域、ソース領域、およびソースコンタクト窓は、
それぞれ、シリコン窒化１１ｉ １０のマスクのみで、
自己整合により一義的にその位置が決定され精度よく形
成される。
発明の効果
本発明の縦型ＭＯＳＦＥＴの製造方法では、製造上、最
も寸法整度の必要なソースコンタクト部分の形成がすべ
て自己整合で正確に位置決定されるため、同一の設計ル
ールを用いた場合でもゲート電極のポリシリコン間の寸
法が、従来例の２０μから、８μに微細化され、これに
よって、集積度は約２倍になり、それに伴い、オン抵抗
も半減する。また素子が微細化されるにもかかわらず、
大部分のマスクは、寸法設計に余裕があり、さらに、マ
スク工程が減るため、歩留りの向上、製造コストの低減
等、その効果は大である。
も寸法整度の必要なソースコンタクト部分の形成がすべ
て自己整合で正確に位置決定されるため、同一の設計ル
ールを用いた場合でもゲート電極のポリシリコン間の寸
法が、従来例の２０μから、８μに微細化され、これに
よって、集積度は約２倍になり、それに伴い、オン抵抗
も半減する。また素子が微細化されるにもかかわらず、
大部分のマスクは、寸法設計に余裕があり、さらに、マ
スク工程が減るため、歩留りの向上、製造コストの低減
等、その効果は大である。
第１図ａ−ｅは本発明の一実施例による縦型ＭＯＳＦＥ
Ｔの製造方法を示す工程順断面図、第２図ａ−ｄは従来
の縦型ＭＯＳＦＥＴの製造方法を示ｊ工程順断面図であ
る。 １・・・・・・Ｎ型シリコン半導体基板、２・・・・・
・高濃度Ｐ型頭域、３・・・・・・ゲート酸化膜、４・
・・・・・ゲート電極、５・・・・・・チャンネル形成
用Ｐ型領域、６・・・・・・レジスト、７・・・・・・
ソース領域、８・・・・・・ソース電極、９・・・・・
・ドレイン電極、１０・・・・・・シリコン窒化膜、１
１・・・・・・選択酸化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１図 第２図 とソーズ穢紮
Ｔの製造方法を示す工程順断面図、第２図ａ−ｄは従来
の縦型ＭＯＳＦＥＴの製造方法を示ｊ工程順断面図であ
る。 １・・・・・・Ｎ型シリコン半導体基板、２・・・・・
・高濃度Ｐ型頭域、３・・・・・・ゲート酸化膜、４・
・・・・・ゲート電極、５・・・・・・チャンネル形成
用Ｐ型領域、６・・・・・・レジスト、７・・・・・・
ソース領域、８・・・・・・ソース電極、９・・・・・
・ドレイン電極、１０・・・・・・シリコン窒化膜、１
１・・・・・・選択酸化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１図 第２図 とソーズ穢紮
Claims (2)
- （１）半導体基板上に、ゲート酸化膜およびゲート電極
を形成したのち、前記ゲート酸化膜および前記ゲート電
極をおおって、非酸化性膜を形成し、ついで、前記非酸
化性膜に所定の開口部を選択形成し、同開口部を通じて
前記半導体基板内に反対導電形の高濃度領域を、イオン
注入、拡散熱処理によって、形成し、前記拡散熱処理過
程で同時に形成される前記非酸化性膜の開口部基板上の
選択酸化膜および前記ゲート電極をマスクとして、チャ
ンネル形成用領域およびソース領域を各々イオン注入に
よって形成し、ついで、前記非酸化性膜をマスクとして
、前記選択酸化膜および前記開口部周辺のゲート酸化膜
を選択除去して、前記高濃度領域および前記ソース領域
の一部を露出し、同露出部に接触するソース電極を形成
する工程をそなえたＭＯＳ電界効果トランジスタの製造
方法。 - （２）非酸化性膜がシリコン窒化膜であることを特徴と
する特許請求の範囲第１項に記載のＭＯＳ電界効果トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194485A JPH07123127B2 (ja) | 1986-08-19 | 1986-08-19 | Ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194485A JPH07123127B2 (ja) | 1986-08-19 | 1986-08-19 | Ｍｏｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350069A true JPS6350069A (ja) | 1988-03-02 |
| JPH07123127B2 JPH07123127B2 (ja) | 1995-12-25 |
Family
ID=16325318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61194485A Expired - Fee Related JPH07123127B2 (ja) | 1986-08-19 | 1986-08-19 | Ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123127B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282628A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5816571A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-08-19 JP JP61194485A patent/JPH07123127B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726467A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5816571A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282628A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07123127B2 (ja) | 1995-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |