JPS6352247A

JPS6352247A - メモリ装置

Info

Publication number: JPS6352247A
Application number: JP61195903A
Authority: JP
Inventors: Takatoshi Ishii; 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-08-21
Filing date: 1986-08-21
Publication date: 1988-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、画像データ等を記憶するとと乙に、記憶し
たデータの転送を高速に行うことができるメモリ装置に
関する。

「従来の技術」画像表示用の画像データが記憶されるフレームバッファ
の容量は、表示エリアの大きさと解像度に比例するとと
もに、表示画面の数（画面を予め複数用意しておく場合
など）にも比例する。そして、カラー表示を行う場合は
、上記フレームバッファを表示色の数に対応する容量と
する。

例えば、■６色表示を行う場合は、カラーコードとして
４ビツト必要であるから、フレームバッファとしては、
第１９図に示すように４面分のフレームメモリＦＭＯ〜
ＦＭ３を７必要とする。この場合、各フレームメモリＰ
　Ｍ　Ｏ〜ＦＭ３の同一ビット位置にある破線で囲んだ
データ（この破線の方向を、以下ピクセル方向という）
が、表示面上の１ドツトに対応する。そして、画像表示
を行う際は、各フレームメモリＦ　Ｍ　Ｏ〜Ｆ　Ｍ　３
のピクセル毎に、データを表示面のスキャンに従って順
次読み出し、これにより、多数色表示を可能としている
。また、実際には、高画質化に対応してフレームメモリ
Ｆ　Ｍ　Ｏ〜Ｆ　Ｍ　３として、デュアルポートメモリ
を４面並列に設け、各チップのノリアルデータ出力端か
ら、ピクセルデータを同期して読み出す方法が一般に採
らイｔでいる。

「発明が解決しようとする問題点」ところで、上述したように記憶部が複数面のメモリで構
成される装置においては、データ転送をワード単位で各
面について行なったり、ピクセルデータ単位でデータ転
送を行う必要が生じる場合がある。この場合、従来のメ
モリ装置においては、転送元の面とアドレスを１回１回
指定して読出ずとともに、転送先の面とアドレスも１回
１回指定して書き込まなければならず、データ転送に際
し多くのアクセスを必要としてデータ転送に多くの時間
を要するという問題が発生した。

また、転送元あるいは転送先のエリアが連続する２ワー
ドにまたがって存在する場合なとは、アクセス回数がさ
らに増えるとと乙に、転送データのビット位置をずらす
処理をしｔけｎばならないため、転送時間の増大化およ
び処理の複塩化という問題が生じた。

この発明は、上述した事情に鑑みてなされた乙ので、そ
の目的とするところは、アクセス回数を減少してデータ
の転送を高退化し得るとともに、転送元あるいは転送先
のエリアが連続する２ワードにまたがって存在する場合
においても、高速にデータ転送を行うことができるメモ
リ装置を提供するところにある。

ニー問題点を解決するための手段」この発明は、上記問題点を解決するために、アドレスバ
スを共通にして複数面設けられるメモリ部と、前記各メ
モリ部へのアクセスに際し１回のメモリサイクルでアク
セスし得る記憶エリアの内の特定の部分をイネーブル状
態とするセレクト手段と、１回のメモリサイクルの内で
前記セレクト手段のセレクト位置を変えて複数の部分を
セレクトするアクセスデータ切換手段とを具備している
。

また、上記発明を発展させｆこ発明として、上記構成に
加えて、メモリ部のセレクトされた部分に対しデータの
授受を行う複数のバッファを具備している。

「作用　」上記アクセスデータ切換手段により、１回のメモリサイ
クルでアクセスし得る記憶エリア内の特定部分のセレク
ト位置を異ならせることができるから、セレクトを各面
について行えばアドレスを与え直すことなく各重色にデ
ータ読み出しを行うことができ、また、セレクトをビッ
ト方向に行えばアドレスを与え直すことなくピクセル単
位のデータ読み出しを行うことができる。

また、メモリ部のセレクトされた部分に対しデータの授
受を行う複数のバッファを設ければ、転送元および転送
先のエリアが連続する２ワードにまたがって存在る場合
においてら、高速でビットのシフト調整が可能となり、
このようなデータ転送も高速で行なわれる。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

且実施例の全体構成第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。こ′：′）図において、Ｍ　ｏ−Ｍ　？は
、各々１ビツトｘ６４Ｋ（あるいは１２８Ｋ）のメモリ
であり、各々が並列接続されて８ビツト×６４Ｋ（ある
いは１２８Ｋ）のメモリブコックＭ　ＢＯを構成してい
る。ＢＴｌ、−ＢＴｌ７は、各々メモリＭ０〜Ｎ・１７
とデータバス１０．〜１０７との間のデータの授受をビ
ット毎に制御するビットインターフェイスであり、ＰＸ
Ｉ−０はデータバスｌ０ｐ−ｏとの間でピクセル方向の
いずれか１ビツトのデータ（以下、ピクセルデータとい
う）の授受を行うとともに、チップセレクトデータある
いは後述するプレーンマスクデータの読み込みを行うピ
クセルインターフェイス回路である。このピクセルイン
ターフェイスＰＸＩ−０は、ビットインターフェイスＢ
Ｔ１．−ＢＴＩ７のいずれかを介してメモリｘｉ　、　
−Ｍ　７のいずれかとピクセルデータの授受を行うよう
になっており、まｆこ、読み込んだチップセレクトデー
タおよびブレーンマスクデータに基づく制御信号を、ビ
ットインターフェイスＢＴ１、−ＢＴＩ、およびタイミ
ング・コマンド・コントロール回路ＴＣＣに供給するよ
うになっている。

タイミング・コマンド・コントロール回路Ｔｃｃは、外
部からアドレスバスＡＯ〜Ａ７を介して供給されるアド
レスデータ、アウトプットイネーブル信号ＯＥ、ライト
イネーブル信号”ｉＶ　Ｅ、ロウアドレス・ストローブ
信号ＲＡＳ、およびカラムアドレス・ストローブ信号Ｃ
ＡＳ等に基づいてメモリブロック’ｖＩＢＯのアクセス
制御および回路各部のタイミングの制御を行う回路であ
る。また、タイミング・コマンド・コントロール回路Ｔ
ＣＣは、ビットインターフェイスＢ　Ｔ　Ｉ　ｏ’＝　
Ｂ　Ｔ　Ｉ　７から供給されるビットマスクデータ（後
述）の値によって、メモリＭ。−Ｍ７のライトイネーブ
ル信号を制御するようになっている。さらに、タイミン
グ・コマンド・コントロール回路ＴＣＣは、アドレスバ
スＡＯ〜Ａ７から供給されるコマンドデータを解読し、
この解読結果に基づいて回路各部を適宜制御するように
なっている。

上述した構成要素により、メモリ装置＃ＯＭが構成され
ている。そして、この実施例は、メモリ装置＃ＯＭおよ
びこれと同一構成のメモリ装置＃ＩＭ〜＃３Ｍの合計４
つの部分から成っている。

この場合、各メモリ装置＃１Ｍ〜＃３Ｍ内のメモリブロ
ックはＭＨＩ−１’ｖｉＢ３と、ピクセルインターフェ
イスはＰＸＩ−１−ＰＸＩ−３と、また、各ピクセルイ
ンターフェイスに接続されるデータバスはＩ　Ｏｐ　−
１−１０ｐ−３と表して区別する。

第２図は、これらメモリ装置＃ＯＭ〜＃３Ｍの接続状態
を示しており、この図に示すように各メモリ装置：ＯＭ
　〜＃３〜１のデータバス１０．−１０７がビット毎に
共通接続され、また、各メモリ装置；ＯＭ〜＃３Ｎ１の
データバスＩｏｐ−ｏ〜ｌ０ｐ−３は、各々個別の配線
となっている。

且実施例の各部の構成以下、土建した回路各部の構成について、より詳細に説
明する。

（１）構成理解のための動作モードの概略始めに、回路
各部の構成の理解を容易にするために、この実施例にお
ける動作モードについて簡毘に説明する。

（ａ）ノーマルモードこのモードは、メモリ装置＃ＯＭ〜＃３Ｍのいずれか１
つを選択し、この選択しｆこメモリ装置について８ビッ
ト単位のデータアクセスを行うモードである。このモー
ドにおけるデータは、データバスＩＯ０〜１０７を介し
て入出力される。すなわち、いずれか１つのメモリ装置
＃ＯＭ〜＃３〜１に対し、通常の８ビツトパラレルのア
クセスを行うモードである。

また、このモードは、メモリブロックＭＢＯ〜ＭＢ３内
の所定のエリアをブコグラムメモリエリアとして使用す
る場合に用いられる。

（ｂ）マスクモードこのマスクモードは、入出力データのいずれか１または
２以上のビットがマスク可能となり、さらに、メモリ装
置＃ＯＭ〜＃３Ｍのいずれかｌまたは２以上がマスク可
能となるモードである。この場合のマスクには、スタテ
ィクなものとダイナミックなものとがあり、さらに、ダ
イナミックなものの中には、マスクデータが１メモリサ
イクル毎に供給されるものと、■メモリサイクル中に複
数回供給されるものとがある。そして、この発明の要旨
は、１メモリサイクル中にマスクデータが複数回供給さ
れ、マスク位置が順次変化するマスクモードを有したと
ころにある。

また、マスクモードは、上記とは別にワードアクセスモ
ードとピクセルアクセスモードとに分かれ、ワードアク
セスモードの場合は、データバス［Ｏｏ’＝　Ｉ　Ｏ７
を介してワード方向のデータの入出力が行なわれ、ピク
セルアクセスモードの場合はデータバスｌ０ｐ−０〜Ｉ
ｏｐ−，３を介してピクセル方向のデータの入出力が行
なわれる。

すなわち、ワードアクセスモードは、第１９図に示すメ
モリブロックＭＢＯ〜Ｍ　Ｂ　３のワード方向のデータ
（−点鎖線参照）をアクセスするモードであり、ビット
マスクを行う場合は、以下のようにする。例えば、第１
９図に示すｂｓ　、ｂ、ビット（あるいはいずれか１ビ
ツト）をアクセスしたい場合には、メモリブロックＭＢ
Ｏをワード方向にアクセスしてｗｄ、（８ビツト）をア
クセスし、この８ビツトデータのうち、ｂｓ、ｔ）７以
外のビットをマスクしてアクセスを禁止し、ｂ５．ｂ、
のみをアクセスする。

ま几、ピクセルアクセスモードは、例えば、第１９図に
示すメモリブロックＭＢＯ〜ＮｉＢ５のピクセル方向の
アクセス（破線参照）を行うモードであり、ビットマス
クを行う場合は、以下のようにする。例えば、第１９図
に示すｌ）ｂ＋、Ｐｂ２ピツトのみをアクセスする場合
は、ピクセル１）Ｃｏをアクセスするとともに、メモリ
ブロックＭＢＯ，ＭＢ３をマスクして、ｐｂ＋、ｐｂｔ
ビットをアクセスする。

なお、マスクモードにおいては、マスクデータを全ビッ
トと６０にすることにより、いずれのビット、あるいは
いずれのメモリ装置らマスクしないようにすることも可
能となっている。

以上が、この実施例における動作モードの概略である。

（ｎ）各部の構成次に、第１図に示す回路各部の構成について説明する。

なお、メモリ装置＃ＯＭ〜＃３Ｍは、すべて同一構成で
あるから、以下の構成説明は、メモリ装置＃ＯＭを例に
とって行う。

［タイミング・コマンド・コントロール回路ＴＣＣ］こ
のタイミング・コマンド・コントロール回路ＴＣＣは、
第１図に示すようにタイミング・コントロール回路ＴＣ
と、コマンド・コントロール回路ＣＣとから構成されて
おり、第３図および第４図に各々の構成を示す。　第３
図においてＴａ＝Ｔｅは、各々制御信号入力端子であり
、端子Ｔａにはロウアドレス・ストローブ信号ＲＡＳが
、端子Ｔｂにはメモリ装置＃ＯＭを選択するか否かを指
定するチップセレクト信号Ｃ８Ｗが、端子Ｔｃにはカラ
ムアドレス・ストローブ信号ＣＡＳが、端子Ｔｄにはラ
イト・イネーブル信号Ｗ　Ｅか、端子Ｔｅにはアウトプ
ット・イネーブル信号ＯＥが各々供給されるようになっ
ている。ＤＬは、ロウアドレス・ストローブ信号ＲＡＳ
を遅延さ仕て信号ＲＡＳＤを作成するディレィであり、
ＯＲＩはロウアドレス・ストローブ信号ＲＡＳと信号Ｒ
ＡＳＤとの論理和をとってロウアドレス・ストローブ信
号ＲＡＳのパルス幅を長くした信号ＲＡＳＷを作成する
オアゲートである。ＬＦＦ　１はチップセレクト信号Ｃ
３ＷＯ値を信号ＲＡＳＷの立ち上がり時に取り込むラッ
チタイプフリップフロップ（以下Ｌタイプフリップフロ
ップという）、ＡＮＩはノーマルモード−が指定された
ことを検出してノーマルモードイネーブル信号ＮＭＥを
出力するアンドゲート、ＡＮ２はマスクモードが指定さ
れたことを検出してマスクモードイネーブル信号ＭＭＥ
を出力するアンドゲート、ＡＮ３は後述するコマンド書
込サイクルが指定されたことを検出してコマンドイネー
ブル信号Ｌｉ　ＣＥを出力するアンドゲートである。Ｌ
ＦＦ２．ＬＦＦ３．ＬＦＦ４は、各々上記イネーブル信
号Ｎ　Ｍ　Ｅ　、　Ｍ　Ｍ　Ｅ　、　Ｍ　ＣＥの値を信
号ＲＡＳＷの立ち上がり時において取り込むＬタイプフ
リップフロップであり、その出力端から信号ＮＭＡ９Ｍ
ＫＡ、ＭＣＣを出力する。また、Ａ　Ｎ　４〜Ａ　Ｎ　
９およびＡＮＩ８．ＡＮＩ９は、上記各信号および池の
回路から供給される制御信号に基づいて、図示の信号を
作成するアンドゲートてあり、ＡＮＩＯ〜ＡＮ１７は、
各々ビットインターフェイスＢＴ１．−ＢＴＩ？から供
給されるビットマスク信号ＢＭｏ−ＢＭＷとアンドゲー
トＡＮ８から供給される信号ＷＥＰとの論理積をとり、
メモリ〜１　ｏ＝　Ｍ　？　（第５図参照）のライトイ
ネーブル信号Ｗ　Ｅ　Ｐ　ｏ　−Ｗ　Ｅ　Ｐ　？を作成
するアンドゲートである。なお、上記構成におけるＬタ
イプフリップフロップＬＦＦ　ｌ〜ＬＦＦ４は、負論理
となっているラッチ端子りに“ｌ”レベルの信号が供給
されたときにデータをラッチするようになっている。

次に、第４図を参照してコマンド・コントロール回路Ｃ
Ｃについて説明する。この図に示すＴａｄＯ〜Ｔａｄ７
は、各々アドレスデータ入力端子であり、このアドレス
データ入力端子ＴａｄＯ〜Ｔａｄ７が各々コマンドレジ
スタ１の入力端に接続されている。この実施例における
コマンドは、８ビツトのコマンドコードによって指定さ
れるとともに、このコマンドコードがアドレスバスを介
して供給されるようになっている。コマンドレジスタｌ
は、ロウアドレス・ストローブ信号ＲＡＳの立ち上がり
時に、コマンドコードをラッチし、コマンドデータＭ　
Ｃ０〜Ｍ　Ｃ７として出力する。そして、コマンドレジ
スタｌは、コマンドデータのうち最下位ビットであるデ
ータＭＣＯをデコード回路３のデータ端子ＤＴおよびデ
コーダ２の入力端に、データＭ’ＣＩ　”　Ｍ　Ｃ３を
各々デコード回路３の第０〜第２ビツト入力端に、デー
タＭ　Ｃ４〜Ｍ　Ｃ６を各々メインコマンドデコーダの
４の第０〜第２ビツト入力端に供給する。この場合、コ
マンドデータの上位４ビツトはメインコマンドデータと
なり、下位４ビツトはサブコマンドデータとなる。ただ
し、コマンドデータの最上位ビットＭ　Ｃ７は、図から
判るようにドントケアビットになっている。

ここで、コマンドデータＭ　Ｃ０〜Ｍ　Ｃ７の値（１６
進表示）と、コマンド名との関係を次表に示す。

第１表なお、第１表には、この発明に係わりのあるコマンドの
みを記し、また記載したコマンドの機能については、後
述する。

デコード回路３は、信号ＰＡＭ、ＣＭＥ、ＰＭＥ。

ＢＣＥ、ＬＳＥ、ＦＳＢ、ＤＢＴおよびＲＯＥを各々出
力するための第０〜第７のＤタイプフリップフロップを
有しており、入力端に供給される３ビツトのアドレスデ
ータによっていずれかのＤタイプフリップフロップが選
択されるようになっている。

すなわち、入力端に供給される３ビツトのデータに対応
する番号のＤタイプフリップフロップが選択されるよう
になっている。そして、データ端子ＤＴに供給されるデ
ータが、その時に選択されているし・ずれかのＤタイプ
フリップフロップの入力、端に供給され、アンドゲート
ＡＮ２１の出力信号ＭＤＳが立ち上がった時に当該Ｄタ
イプフリップフロップに取り込まれるようになっている
。すなわち、コマンドデータＭＣｌ−ＭＣ３の値によっ
て信号ＰＡ〜１．ＣＭＥ、ＰＭＥ、ＢＣＥ、ＬＳＥ、Ｆ
ＳＢ、ＤＢＴ、ＲＯＥのいずれかが選択され、選択され
た信号の値がコマンドデータＭＣＯの値（“Ｉ”／“０
“）に書き代えられる。また、アンドゲートＡ　Ｎ　２
２は信号Ｐ　Ａ　ＭとＬＳＥとの論理積をとり、この演
算結果を信号ＢＬＳとして出力し、アンドデートＡ　Ｎ
　２３は信号ＰＡＭの反転信号と信号ＬＳＥとの論理積
をとり、この演算結果を信号ＰＬＳとして出力する。

なお、デコード回路３のクリア端子ＣＬには、パワーオ
ンリセゾト回路５からリセット信号が供給されるように
なっており、この結果、電源オン時には上記第０〜第７
のＤタイプフリップフロップのすべてがクリアされるよ
うになっている。

メインコマンドデコーダ４は、入力端に供給される３ビ
ツトのデータに対応する番号の出力端から“１”信号を
出力するものである。このメインコマンドデコーダ・１
は、８種の制御信号を出力するようになっているが、こ
の図においては、この発明に係わりのある信号ＲＧＡの
みを示す。まｆこ、メインコマンドデコーダ４は、アン
ドゲートＡＮ２０から信号Ｍ、Ｃ５Ｔが供給されたとき
のみイネーブル状態となる。

デコーダ２は、タイミングコントロール回路ＴＣから信
号Ｗ　Ｅ　Ｗが供給され、かつ、メインコマンドデコー
ダ４から信号ＲＧＡが供給されたときのみイネーブル状
態となり、データＭＣＯが“０”であれば信号ＲＰＷを
出力し、データＭ　ＣＯが“ｌ”であれば信号ＷＰＷを
出力する。

［メモリブロックＭＢＯコ第５図はメモリブロックＭＢＯの構成を示すブロック図
であり、メモリブロックＭＢＯ内の各メモリＭ０〜Ｎ・
１７は、ロウアドレス・ストローブＲＡＳの立ち上がり
時にアドレスバスＡＯ〜へ７上に出力されているロウア
ドレスを取り込み、カラムアドレスストローブＣＡＳの
立ち上がり時にアドレスバスＡＯ〜Ａ７上のカラムアド
レスを取り込んでアクセスアドレスを確定する。そして
、リードサイクル時には、アクセスアドレスが確定して
アクセス完了後、信号ＯＥ　Ｗ　（アウトプットイネー
ブル信号）が立ち上がるとデータ出力が行なわれ、ライ
トサイクル時には、アクセスアドレス確定時またはその
後に信号〜ＶＥＰｏ−ＷＥＰＴがハイレベルとなったメ
モリのみにデータ書込が行なわれるようになっている。

［ピットインターフェイスＢＴＩｉ］第６図は、ビットインターフェイスＢＴ１ｉ（ただし、
ｉ＝０〜７であり、以下同様とする）の構成を示すブロ
ック図であり、図において、Ｔ　Ｉ　Ｏ１（ｉ＝０〜７
）は、データ入出力端子である。データ入出力端子Ｔｌ
０ｉから入力されたデータは、バッファＢＦＦ　ｌを介
してセレクタ１０の第０．第２゜第３ビツト入力端、Ｌ
タイプフリップフロップＬＦＦ６の入力端、およびＬタ
イプフリップフロップＬＦＦ８の入力端に供給されるよ
うになっている。セレクタＩＯは、信号ＰＡＭが“ｌ”
で信号ＮＭ　Ａが“０”のとき以外は第０．第２．第３
ビツト入力端を選択して端子Ｔｌ０ｉに供給されたデー
タを出力し、信号Ｐ　Ａ　Ｍが“ｌ”で信号ＮＭＡが“
０”の場合は第１ビツト入力端を選択してピクセルイン
ターフェイスＰＸＩ−０（第７図参照）から供給される
信号ＤＩＰを出力する。セレクタｌＯの出力信号Ｗ　Ｄ
　Ｔ　ｉは、ＤタイプフリップフロップＤＦＦ７の入力
端に供給され、ＤタイプフリップフロップＤＦＦ７は、
タイミング・コントロール回路ＴＣから供給される信号
ｗ　Ｅ　Ｗが立ち上がっｆこ時に信号〜ＶＤＴｉを取り
込む。このＤタイプフリップフロップＤＦＦ７の出力信
号５ＲＣｉは、バッファＢＰＦ３およびデータバスＤＴ
ｉを順次弁して、対応するメモリＭｉに供給されるよう
になっている（第１図参照）。この場合、バッファＢＦ
Ｆ３は、タイミング・コントロール回路ＴＣから供給さ
れる信号〜ＶＥＰが“ｌ”になっているときのみイネー
ブル状態となる。

ＬタイプフリップフロップＬＦＦ　６は、タイミング・
コントロール回路ＴＣから供給される信号ＲＡＳＷが立
ち上かったときにデータを取り込むようになっており、
その出力信号Ｆ　Ｂ　Ｍ　ｉがセレクタ１１の第１ビツ
ト入力端に供給されるようになっている。

ＬタイプフリップフロップＬＦＦ８は、タイミング・コ
ントロール回路ＴＣから供給される信号Ｌ　Ｍ　Ｓ　Ｔ
が立ち上がったときにデータを取り込むようになってお
り、その出力信号ＦＢＳｉがセレクタ１１の第２．第３
ビツト入力端に供給される。

セレクタ＋１は、第０ヒツト入力端にプルアップ抵抗を
介して正電圧が印加されており、また、コマンドコント
ロール回路ＣＣから供給される信号ＢＣＥおよび信号Ｂ
ＬＳが共に“０”のときは第０ヒツト入力端を選択し、
信号ＢＣＥが“１”で信号ＢＬＳが“０”のときは第１
ビツト入力端を選択し、信号ＢＬＳが“ｌ”で信号ＢＣ
Ｅが“０”または“ｌ”であるときは第２．第３ビツト
入力端を選択するようになっている。このセレクタ１１
の出力信号は、ビットマスクデータＢ　Ｍ　ｉとしてタ
イミング・コントロール回路ＴＣに供給される。

ＢｒＦ２は、入力端がデータバスＤＴｉに接続されてい
るバッファであり、その出力端はアウトプットデータバ
ッファ１２のデータ入力端およびオーブンドレイン出力
のバッファＢＦＦ５の入力端に接続されている。アウト
プットデータバッファ１２は、アンドゲートＡＮ２５か
ら供給される信号ＯＥｉが“ｌ”になっているときに、
入力端に供給されているデータをデータバスＩＯｉに出
力する。ＢｒＦ３は入力端か接地されているオーブンド
レインのバッファであり、このバッファＢＦＦ６とバッ
ファＢＦＦ　５とは、アンドゲートＡＮ２６から供給さ
れる信号０ＥＰｉが“ｌ”になっているときにイネーブ
ル状態となり、各々の出力信号Ｄ　Ｏｉ、　−ＯＥ　Ｐ
　ｉをピクセルインターフェイスＰＸＩ−０に供給する
。

アンドゲートＡＮ２７およびＡ　Ｎ　２８は、各々信号
ＭＫＡ、ＢＭｉ、ＲＰＭＰ、ＰＡＭに基づいて信号ＲＷ
　Ｘおよび信号ＲＰＸを作成するゲートであり、アンド
ゲートＡ　Ｎ　２６は信号ＲＰＸと信号ＯＥＷの論理積
をとって信号０ＥＰｉを作成する。

また、オアゲート０ＲＩＯは信号ＲｗＸと信号ＮＣ３の
論理和をとるゲートであり、アンドゲートＡＮ２５はオ
アゲート０ＲＩＯの出力と信号ＯＥＷの論理積をとって
信号ＯＥｉを作成する。また、オアゲート０ＲＩＯは信
号ＲＷＸと信号ＮＣＳの論理和をとるゲートであり、ア
ンドゲートＡＮ２５はオアゲート０ＲＩＯの出力と信号
ＯＥ　Ｗの論理積をとって信号ＯＥｉを作成する。

［ピクセルインターフェイスコ第７図は、ピクセルインターフェイスＰＸＩ−０の構成
を示すブロック図である。この図において、’ｒｒｏｐ
−ｏはピクセルデータ入出力端子であり、このピクセル
データ入出力端子’ｒｔｏｐ−０から入力されたデータ
は、バッファＢＦＦ　Ｉ　Ｏを介してデータＤＩＰとな
った後、ＬタイプフリップフロップＬＦＦｌＯ１Ｄタイ
プフリップフロップＤＦＰＩ　１．ＤＦＦ１２、Ｌタイ
プフリップフロップＬＦＦ　Ｉ　３の各入力端に供給さ
れる七としに、前述したビットインターフェイスＢＴＩ
（１〜ＢＴＩ７内の各セレクタ１０（第６図参照）に供
給されるようになっている。Ｌタイプフリップフロップ
ＬＦＦ　Ｉ　Ｏは、タイミング・コントロール回路ＴＣ
（第３図）から供給される信号ＲＡ　Ｓ　Ｗが立ち上が
った時に入力端に供給されているデータを取り込み、Ｄ
タイプフリップフロップＤＦＦ　１１゜ＤＦＦ１２およ
びＬタイプフリップフロップＬＦＦ１３は、各々コマン
ド・コントロール回路ＣＣから供給される信号ＷＰＷ、
ＲＰＷおよび信号ＬＭＳＴが立ち上がったときに入力端
に供給されているデータを取り込むようになっている。

ＬタイプフリップフロップＬＦＦｌＯ，Ｄタイプフリッ
プフロップＤＦＦＩ　１，１２の各出力信号ＦＣＳ。

ＦＷＰ、ＦＲＰは、各々セレクタ１５，１６．１７の各
第１ビツト入力端に供給され、セレクタ１５゜１６．１
７の第０ビツト入力端には各々プルアップ抵抗を介して
正電圧が印加されている。また、セレクタ１５，１６．
１７の第２．第３ビツト入力端には、Ｌタイプフリップ
フロップＬＦＦ１３の出力信号ＦＤＰが供給されるよう
になっている。

セレクタ１５は、コマンド・コントロール回路ＣＣから
供給される信号ＢＣＥが“０”で、かつ、信号ＰＬＳが
“０”のときに第０ビツト入力端を選択し、信号ＰＬＳ
が“０“で信号ＢＣＥが“１のときに第１ビツト入力端
を選択し、信号ＰＬＳが“１”で信号ＢＣＥが“０”ま
たはｌ”のときに第２、第３ビツトを選択する。また、
セレクタ１６．１７は、各々信号ＰＬＳが“０”でコマ
ンド・コントロール回路ＣＣから供給される信号ＰＭＥ
が“０゛のときは第０ビツト入力端を選択し、信号ＰＬ
Ｓが“０”で信号Ｐ　Ｍ　Ｅか“ｌ”のときは第１ビツ
ト入力端を選択し、信号ＰＬＳが“ｌ”で信号ＰＭＥが
“０”または“Ｉ”のときに第２、第３ビツト入力端を
選択する。この場合、セレクタ１６．１７は、実際には
１個のセレクタであるか、説明の都合上２個のセレクタ
として記載している。

１８は、ピクセル・アウトプット・データバッファであ
り、イネーブル端子Ｅに”■”信号が供給されると、デ
ータ端子りに供給されている信号をピクセルデータ入出
力端子Ｔｌ０ｐ−０に出力する。この場合、データ端子
りには、プルアップ抵抗を介して正電圧が印加されろと
と乙に、ビットインターフェイスＢＴ　Ｉ　ｏ−Ｂ　Ｔ
　Ｉ　？からデータＤ０゜〜ＤＯ７が供給されるように
なっている。また、ピクセル・アウトプット・データバ
ッファ１８のイネーブル端子Ｅには、ビットインターフ
ェイスＢ　Ｔ　Ｉ　ｏ〜ＢＴＩ？から信号−０ＥＰｏ〜
−０ＥＰ７がインバータｌ　Ｎ　Ｖ　５を介して供給さ
れるようになっており、インバータＩＮＶ５の入力端に
は、プルアップ抵抗を介して正電圧か印加されている。

以上がこの実施例における回路各部の構成である。

９実施例の動作次に、上記構成によるこの実施例の動作について説明す
る。

この実施例には、前述したように各種の動作モードがあ
るが、以下においては、主にこの発明に係わる動作につ
いて述べる。

（１）ラインセレクト・リードまず、第１０図に示す時刻ｔ、。において、ロウアドレ
ス・ストローブ信号ＲＡＳ、カラムアドレス・ストロー
ブ信号ＣＡＳおよびライトイネーブル信号Ｗ　Ｅが共に
“１”信号となるようにすると、第３図に示す信号Ｍ　
ＣＣが“Ｉ”信号に立ち上がり、コマンド書込サイクル
の動作が開始される。そして、コマンド書込サイクルに
おいて、アドレスバスＡＯ〜Ａ７から［ラインセレクト
イネーブルＪ（第１長浴、照）のコマンドコード、すな
わち、１Ｏ進表示で（０９）のコマンドコードを供給す
る。この結果、コマンドレジスタｌが上記コマンドコー
ドを時刻ｔ、ｏ（ロウアドレス・ストローブ信号ＲＡＳ
の立ち上がり）において取り込み、コマンドデータＭＣ
３、ＭＣ２、ＭＣＩ　、ＭＣＯとして（１００１）なる
信号をデコード回路３に供給する。また、ロウアドレス
・ストローブ信号ＲＡＳが立ち上がってから所定時間経
過した時刻ｔ１１に第３図に示す信号ＲＡＳＤが立ち上
がると、同時刻にアンドゲートＡＮ９の出力信号である
信号Ｍ　ＣＤが立ち上がり、この結果、第４図に示すア
ンドゲートＡＮ２１の出力信号ＭＤＳが“ｌ”となって
上記コマンドデータがデコード回路３に取り込まれる。

これにより、デコード回路３が時刻ｔｌｌにおいて、信
号ＬＳＥを“ｌ”信号とする。またこの時、信号ＰＡ　
Ｍが“ｌ”信号であれば、信号ＢＬＳが“ｌ”信号とな
り、信号ＰＡＭが“０”信号であれば、信号ＰＬＳが“
ｌ”信号となる。この場合、信号ＰＡＭは、第１表に示
すコマンド「ワードアクセスモード」が実行された時に
“０”、コマンド「ビクセルアクセスモード」が実行さ
れた時に“ｌ”となる信号である。これらのコマンドの
実行は、上述したコマンド「ラインセレクトイネーブル
」と同様に第１Ｏ図に示すタイミングにより書き込まれ
る。なお、以下の説明においては、信号ＰＡＭが“１”
信号に設定されているものとする。

次に、第８図に示す時刻ｔ、において、ロウアドレス・
ストローブ信号ＲＡＳを“１”、カラムアドレス・スト
ローブ信号ＣＡＳを“０”とし、かつ、アウトプットイ
ネーブル信号ＯＥが“０”であると、リードサイクルの
動作が開始される。この場合、ライトイネーブル信号Ｗ
　Ｅが“１”信号であればマスクモード、“０”信号で
あればノーマルモードが選択されるようになっているが
（第３図に示す信号ＮＭＥ、ＭＭＥ参照）、後述する信
号ＮＣ９を“０”信号とするためにマスクモードを選択
する。

また、第８図に示すように、時刻１．の少し前において
、アクセスすべきエリアのロウアドレスをアドレスバス
ＡＯ〜Ａ７に供給する。この結果、時刻ｔ１においては
、ロウアドレスが確定し、同様にカラムアドレス・スト
ローブ信号ＣＡＳが立ち上がる時刻Ｌ２においては、カ
ラムアドレスが確定する。すナイつち、時刻ｔ２におい
てアクセスアドレスが確定する。この際に確定するアド
レスは、各メモリ装置＃ＯＭ〜＃３Ｍ内の全てのメモリ
ブロックＭＢＯ〜ＭＢ３について共通である。そして、
時刻Ｌ３においては、データバス１００〜１０７からア
クセスされたエリアのどのビットをセレクトするかを指
定するセレクトデータを供給する。第８図に示す場合で
は、データバス１０．のデータのみを“ｌ”とするセレ
クトデータ、すなわち、第０ビツトを選択するセレクト
データを供給する。この結果、データバス１０．を介し
てビットインターフェイスＢＴＩ０内のＬタイプフリッ
プフロツブＬＦＦ８（第６図参照）の入力端に“ｌ”信
号が供給されるとともに、データバス１０．〜１０７を
介してビットインターフェイスＢＴＩ、−ＢＴＩ７内の
ＬタイプフリップフロップＬＦＦ８の入力端に“０”信
号が供給される。そして、時刻Ｌ４においてアウトプッ
トイネーブル信号ＯＥを立ち上げると、第３図に示す信
号Ｌ　Ｍ　Ｓ　Ｔが立ち上がり、この結果、第６図に示
すＬタイプフリップフロップＬＦＦ８が入力信号の取り
込みを行う。これにより、時刻ｔ４におけるＬタイプフ
リップフロップＬＦＦ８の出力信号ＦＢＳｉは、上述し
た処理により供給されたセレクトデータの値に一致する
。すなわち、ビットインターフェイスＢＴ１．内の信号
ＦＢＳ、が“ｌ”信号、ビットインターフェイスＢＴＩ
、〜ＢＴＩ７内の信号ＦＢＳ、〜ＦＢＳ７が“０“信号
となる。そして、これらの信号Ｆ　Ｂ　Ｓ　１（ｉ＝　
０〜７；以下同様）が、対応するセレクタ１１の第２゜
第３ビツト入力端に供給される。ここで、セレクタ１１
のセレクト入力端に供給されている信号ＢＬＳは“ｌ”
信号であるから（信号ＰＡＭと信号ＬＳＥが共に“ｌ”
信号）、セレクタ１１は第２もしくは第３ビツト入力端
を選択し、この結果、信号Ｂ　Ｍ　ｉは信号ＦＢＳｉに
等しくなる。

以下に、信号Ｂ　Ｍ　ｉの機能について説明する。

まず、メモリリード時において、メモリＭｉから読み出
されたデータは、第６図に示すバッファＢＦＦ２を介し
た後、アウトプットデータバッファ１２を介してデータ
バスＩＯｉに出力されるか、あるいは、バッファＢＦＦ
５、ピクセルアウトプットデータバノファ１８（第７図
）を介してデータバスｌ０ｐ−０（あるいはＩ　Ｏｐ−
１−１０ｐ−３）に出力される。この場合、上述のよう
にコマンド「ビクセルアクセスモード」が実行されて信
号Ｐ　Ａ　Ｍが“ｌ”となっていると、第６図に示すア
ンドゲートＡＮ２７が“工“信号を出力し得えず、また
、オアゲート０ＲＩＯに供給されている信号ＮＣ５はノ
ーマルモードでは“ｌ”信号とならないので（第３図参
照）、アンドゲートＡ　Ｎ　２５の出力信号ＯＥｉが“
１”信号となることはなく、この結果、アウトプットデ
ータバッファ１２がイネーブル状態となることはない。

一方、アンドゲート２８は、信号ＭＫＡ、ＢＭｉＳＲＰ
　Ｍ　Ｐ　、　Ｐ　Ａ　Ｍが共に“ｌ”信号となれば“
ｌ”信号を出力し得る。この場合、信号Ｍ　Ｋ　、Ａは
マスクモードにおいては常に“ｌ”信号であり、また、
信号ＲＰＭＰは以下のようにして設定される。

信号ＲＰＭＰの設定は、第１表に示すコマンド「リード
プレーンマスク」を実行して行う。第１１図は、このコ
マンドの実行における各信号のタイミングを示している
。まず、第１１図（イ）に示すように、ロウアドレス・
ストローブ信号ＲＡＳが立ち上がる時刻ｔ３０において
、カラムアドレス・ストローブ信号ＣＡＳおよびライト
・イネーブル信号Ｗ　Ｅが“ｌ“であればコマンド書き
込みサイクルが設定される。ここまでの動作は、前述し
た第１０図の場合と同様である。たたし、時刻ｔ３０に
おいてコマンドレジスタｌ（第４図）に書き込まれる値
は、第１表に示すように１６進表示で（１０）となる。

この結果、コマンドレジスタＩの出力のうち“ｌ”信号
となるのはＭＣ４のみとなり、メインコマンド・デコー
ダ４の第０ビツト入力端に“■”信号が供給される。メ
インコマンド・デコーダ４はイネーブル端子に供給され
ている信号Ｍ　Ｃ９Ｔが立ち上がると、入力信号をデコ
ードして第１出力端の信号ＲＧＡを“ｌ”信号とする。

この場合、信号Ｍ　ＣＳ　Ｔの値は、信号Ｍ　ＣＤと信
号Ｃ５ＭＰの論理積によって決定される。そして、信号
Ｍ　ＣＤはコマンド書き込みモードにおいては、信号Ｒ
ＡＳＤ（第３図）の立ち上がり時に“１”となり、以後
“ｌ”レベルを維持する信号であり、また、信号ＣＳＭ
Ｐ（第７図参照）は、信号ＰＬＳが“０”であるから、
信号ＢＣＥが“０”であれば常に“ｌ”、信号ＢＣＥが
“１”であれば信号ＦＣＳに応じた値となる信号である
。したかって、コマンド「リードプレーンマスク」の書
き込みは、信号ＢＣＥが“ｌ”であって信号ＦＣ８が“
１”、あるいは信号ＢＣＥが”Ｏ”という条件の下に、
信号ＲＡＳの立ち上がり時に行なわれる。この場合、信
号ＢＣＥは、第１Ｏ図に示すタイミングによって、コマ
ンド「ビット／チップセレクトマスクイネーブル」か実
行されｆこときに“ｌ”、コマンド「ヒツト／チップセ
レクトマスクディセーブル」が実行されたときに“０”
となる。また、信号ＰＣＳは、第７図から明らかなよう
に、信号ＲＡＳＷの立ち上がり時に、データバスＩｏｐ
−ｏ〜ｌ０ｐ−３に供給された信号の値によって決定さ
れる。

上述のように、時刻ｔ３０においては、コマンドレジス
タｌに、コマンド「リードプレーンマスク」が書き込ま
れる。しかしながら、この時刻ｔ３０においては、第１
１図（イ）に−点鎖線で示すように信号ＲＡＳＤが“０
”信号であるため、信号Ｍ　ＣＤが”ｌ”信号にならず
（第３図参照）、この結果、第４図に示す信号Ｍ　ＣＳ
　Ｔが“ｌ“信号にならない。

したがって、メインコンマント・デコーダ４はイネーブ
ル状態とならない。次に、時刻ｔ３１になると、ロウア
ドレス・ストローブ信号ＲＡＳ、信号ＲＡＳＤ、カラム
アドレス・ストローブ信号ＣＡＳ１信号ＷＥがともに“
Ｉ”信号となり、この結果、メインコマンド・デコーダ
４がイネーブル状態となって信号ＲＧＡを“ｌ”とする
。また、時刻ｔ３□においては、信号Ｗ　Ｅ　Ｗが“ｌ
”となり（第３図参照）、この結果、デコーダ２がイネ
ーブル状態となる。この時、デコーダ２の入力端に供給
されているコマンドデータＭＣＯは“０”信号であるか
ら、デコーダ２はイネーブル状態となったタイミングに
おいて信号ＲＰ　Ｗを“１”とする。この信号ＲＰＷは
第７図に示すＤタイプフリップフロップＤＦＦ１２のク
ロック端子に供給されているから、この時点において、
ＤタイプフリップフロップＤＦＦ１２は入力に供給され
ているデータを取り込む。

そして、このタイミングにおいて、入出力端子Ｔｌ０ｐ
−０〜’ｒＩｏｐ−３から“１”もしくは“０”の信号
を供給すれば、この信号は第７図に示すバッファＢＦＰ
　１０を介してＤタイプフリップフロップＤＦＦ　Ｉ　
２に取り込まれる。すなわち、この時刻ｔ３１において
供給された信号の値によって信号ＰＲＰの値が決定され
る。そして、信号ＦＲＰはセレクタ１７の第１ビツト入
力端（ご供給されているから、信号Ｐ　Ｍ　Ｅが“１”
で、ＰＬＳか“０”となっている条件においては、信号
ＲＰＭＰの値は信号ＦＲＰＯ値に一致する。

以上のようにして、信号ＲＰＭＰが設定される。

したがって、信号ＲＰＭＰの値を“ｌ”に設定しておけ
ば、第６図に示すアンドゲートＡ　Ｎ　２８の出力信号
は、信号Ｂ　？ｖｉ　ｔによって一義的に決定される。

そして、信号ＢＭｉは、このラインでレフトリードの動
作モードにおいては、信号ＦＢＳｉの値によって決定さ
れるから、結局、第８図に示す時刻ｔ３において、デー
バスＩＯｉに供給されたセレクトデータによって決定さ
れる。すなわち、時刻ｔ４においては、ビットインター
フェイスＢＴＩ０以外では、すべて”０”信号となる。

この結果、時刻し４から所定時間後にデータバスｔｏｐ
−ｏ〜１０ｐ−３に出力されるリードデータＲＤ　Ｔ　
ｏは、各メモリ部ＭＢＯ〜Ｍ　Ｂ　３においてアクセス
されたバイトの第０ビツトのデータである。例えば、各
メモリ部について、第１９図に示すエリアＥ１が共通に
アクセスされているとすると、上述のようなセレクトデ
ータが供給された場合は、第０ビット位置にあるピクセ
ルデータ［）Ｘｏが、リードデータＲＤＴ、とじて出力
される。

次に、第８図に示す時刻ｔ、において、第１ビツトのみ
を選択するセレクトデータを供給する。この結果、上述
と同様の動作により、アウトプットイネーブル信号ＯＥ
が立ち上がる時刻１１＋から所定時間後には、リードデ
ータＲＴＤ、とじて第２ビット位置にあるピクでルデー
タが出力される。すなわち、上記例によれば、第１９図
に示すピクセルデータｌ）Ｘ＋が出力される。そして、
以下同様にしてピクセルデータｐｘ２．ｐｘ３・・・・
ｐｘｎが出力されて行く。この場合、ｎは任意であるが
、実施例における１ワードが８ビツトであるから、最大
値は７である。

以上の動作により、ビクセル単位のデータ読み出しが行
なわれる。しかも、第８図に示すように、（ｎ＋　１　
）！ｉ１のピクセルデータを読み出すのに、アドレスデ
ータは１回しか与えておらず、１メモリサイクル内で所
望の数のピクセルデータの読み出しを可能にしている。

（Ｉｌｌ）ラインセレクトライト次に、ピクセル単位のデータ書込について第９図を参照
して説明する。

まず、時刻Ｌｏにおけるロウアドレス・ストローブ信号
ＲＡＳ、カラムアドレス・ストローブ信号ＣＡＳ、ライ
トイネーブル信号Ｗ　Ｅ　、およびアウトプットイネー
ブル信号ＯＥの各位を上記ラインセレクトリードと同様
にするとともに、予めコマンド「ラインセレクトイネー
ブル」を実行して、信号ＬＳＥを“１”信号にしておく
。そして、ロウアドレス・ストローブ信号ＲＡＳが立ち
上がる時刻ｔ２０においてロウアドレスが確定し、カラ
ムアドレス・ストローブ信号ＲＡＳが立ち上がる時刻Ｌ
＋においてカラムアドレスが確定し、これにより、アク
セスすべきアドレスが確定する。次に、時刻ｔ２□にお
いては、データバスｒｏｐ−ｏ−ＩＯｐ−３から書き込
Ｕべきデータを供給するとともに、アクセスされたエリ
アのどのビットをセレクトするかを指定するセレクトデ
ータをデータバス１００−１０．から供給する。第９図
に示す場合では、データバスＩＯｏのデータのみを“１
”とするセレクトデータ、すなわち、第Ｏヒツトのみを
選択するセレクトデータを供給する。この結果、上述の
場合と同様にして、データバス■０゜を介してビットイ
ンターフェイスＢＴＩｏ内のＬタイプフリップフロップ
ＬＦＦ８（第６図参照）の入力端に“ｌ”信号が供給さ
れるとともに、データバス１０、〜１０７を介してピッ
トインターフヱイスＢＴ１．〜ＢＴＩ７内のＬタイプフ
リップフロップＬＦＦ　８の入力端に“０”信号が供給
される。そして、時刻ｔｔ、においてライトイネーブル
信号ＷＥを立ち上げると、第３図に示す信号ＬＭＳＴが
立ち上がり、この結果、第６図に示すＬタイプフリップ
フロップＬＦＦ８が入力信号の取り込みを行う。

これにより、時刻ｔ２３におけるＬタイプフリップフロ
ップＬＦＦ　８の出力信号ＦＢＳｉは、上述し１こ処理
により供給されたセレクトデータの値に一致する。すな
わち、ビットインターフェイスＢＴｌｏ内の信号Ｆ　Ｂ
　Ｓ　ｏが“ｌ”信号、ビットインクニフェイスＢＴ１
．〜Ｂ　Ｔ　Ｉ　７内の信号ＦＢＳ、〜ＦＢＳ、が“０
．”信号となる。そして、これらの信号Ｐ　Ｂ　Ｓ　１
（ｉ＝　０〜７；以下同様）が、対応するセレクタ１１
の第２．第３ビツト入力端に供給される。

ここで、セレクタｌｌのセレクト入力端に供給されてい
る信号ＢＬＳは“ｌ”信号であるから（信号Ｐ　Ａ　Ｍ
と信号ＬＳＥが共に“ｌ”信号）、セレクタ１１は第２
もしくは第３ビツト入力端を選択し、この結果、信号Ｂ
　Ｍ　ｉは信号ＦＢＳｉに等しくなる。

そして、信号Ｂ　Ｍ　ｏ−Ｂ　Ｍ　７は、第３図に示す
アンドゲートＡＮｌＯ〜ＡＮ１７の各一方の入力端に供
給される。このアンドゲートＡＮＩＯ〜ＡＮ１７は、各
々メモリＭ０〜Ｍ７のライトストローブ信号Ｗ　Ｅ　Ｐ
　、〜Ｗ　Ｅ　Ｐ　、を作成するものであり、上述のよ
うに信号Ｂ　Ｍ　ｏのみが“ｌ”信号であると、ライト
ストローブ信号’ｖＶ　Ｅ　Ｐ　ｏのみが出力され得る
状態となる。すなわち、アンドゲートＡＮ８の出力信号
ＷＥＰが“１”信号であれば、第０ビツトのメモリＭ。

のみにデータ書き込みが行なわれる。

この場合、各メモリ装置＃　ＯＭ　−＃ｋ　３　Ｍ内の
すべてのメモリＭ０に対し、データＷ　Ｄ　Ｔ　ｏの書
き込みが行なわれる。すなわち、第１９図に示す例で言
えば、ピクセルｐＸｏのデータ書き込みが行なわれる。

ここで、信号ＷＥＰが“１”となる条件は以下の通りで
ある。

まず、ノーマルモードであれば、信号ＣＳ　Ｍ　Ｐが“
ｌ”信号となって信号ＮＣＳが“ｌ”信号であること、
マスクモードであれば、信号Ｗ　Ｐ　Ｍ　Ｐが“１”信
号となって信号Ｍ　Ｗ　Ｐが“１”信号となることが必
要であり、さらにこの条件の下に、信号ＷＥ〜■が“ｌ
”信号となることが必要である。信号ＷＰ　Ｍ　Ｐは、
前述した信号ＲＰ　Ｍ　Ｐと同様にして設定される。た
だし、この場合は、コマンド「ライトプレーンマスク」
（第１表参照）を第１０図に示すタイミングにより実行
し、第７図に示すＤタイプフリップフロップＤＦＦＩＩ
に設定すべき値を書き込む。

次に、第９図に示す時刻、２４において、第１ビツトを
選択するためのセレクトデータをデータバス１０ｏ−１
０，から供給し、ま、二、書き込むべきデータをデータ
バスｌ０ｐ−０〜ｌ０ｐ−３から供給する。そして、時
刻ｔ２ｓにおいて、ライトイネーブル信号ＷＥを立ち上
げると、上記の場合と同様にして、各メモリ装置＃ＯＭ
〜＃３Ｎ１のアクセスエリアの第１ビツトに供給される
。すなわち、第１９図に示す例においては、ピクセルｌ
）Ｘ＋の書き込みが行われる。以下同様にして、第２ビ
ツト。

第３ビツト・・・・・第ｎビット（ｎは最大７）を順次
イネーブル状態として行けば、ピクセルデータｐｘｔ　
＋　ｐＸ　３・・・・・・ｐｘｎを順次書き込むことが
できる。この場合においても、前述したり一ドモード時
の場合と同様に（ｎ＋１）個のピクセルデータを書き込
む際に、アドレスデータは１回だけ与えればよく、高速
のデータ書き込みが達成されている。

（１）ワード方向のラインセレクトリード／ライト上述
した動作は、ピクセルデータ単位にデータ読み出しおよ
びデータ書き込みを行っｆこが、この実施例においては
、ワード方向にワード単位でデータの入出力を行うこと
ができる。以下にこの場合について説明する。

まず、ワード方向にアクセスを行うには、第１表に示す
コマンド「ワードアクでスモード」を第１０図に示すタ
イミングで実行する。この結果、第４図に示すデコード
回路３が、その出力信号ＰＡ　Ｍを“Ｏ”信号とする。

次いで、コマンド「ラインセレクトイネーブル」を実行
すると、デコード回路３の出力信号ＬＳＥが“ｌ”信号
になり、この結果、アンドゲートＡＮ２３の出力信号Ｐ
ＬＳが“ｌ”信号になる。

そして、ワード単位のデータリードを行う場合は、前述
した第８図に示すタイミングにより行い、ワード単位の
データライトを行う場合には、第９図に示すタイミング
により行う。ただし、いずれかのメモリ装置（面）をセ
レクトするためのセレクトデータは、データバスｔｏｐ
−ｏ〜ｌ０ｐ−３から供給し、リードデータおよびライ
トデータの授受はデータバス１０．−１０７を介して行
う。以下に、より詳細に説明する。

まず、データリードの場合は、第８図に示す時刻ｔ４に
おいていずれかのメモリ装置をイネーブル状態とするセ
レクトデータをデータバスｌ０ｐ−〇〜ｌ０ｐ−３から
供給する。例えば、メモリ装置＃ＯＭのみをイネーブル
状態とする場合には、データバスｌ０ｐ−０に供給する
セレクトデータを“ｌ”信号とし、他のデータバスｌ０
Ｐ−１〜■ｏｐ−ａに供給するセレクトデータを“０”
とする。この結果、第７図に示すメモリ装置＃ＯＭ内の
ＬタイプフリップフロップＬＦＦ　１３の入力端には、
“ｌ”信号が供給され、他のメモリ装置＃１Ｍ〜＃３Ｍ
内のＬタイプフリップフロップ上ＦＦ１３には“０”信
号か供給される。そして、時刻ｔ４において、アウトプ
ットイネーブル信号ＯＥが“ｌ”信号に立ち上がると、
信号Ｌ　Ｍ　Ｓ　Ｔが“ｌ”信号になるから、上記セレ
クトデータがこの時点において、Ｌタイプフリップフロ
ップ上ＦＦ１３に取り込まれる。そして、Ｌタイプフリ
ップフロップＬＦＦ　１３の出力信号ＦＤＰは、セレク
タ１５．１６．１７の第２．第３ビツト入力端に供給さ
れ、また、信号ＰＬＳが“ｌ”信号であるから、信号Ｒ
ＰＭＰ、ＷＰＭＰおよび信号Ｃ５ＭＰの各位は、信号Ｆ
ＤＰの値に一致する。このリードモードにかかわるのは
、信号ＲＰ　Ｍ　Ｐであり、この信号は、第６図に示す
アンドゲートＡＮ２７に供給されて、信号ＯＥｉの値を
制御する（信号ＮＣＳはノーマルモード以外は出力され
ない）。

すなわち、信号ＲＰ　Ｍ　Ｐが“ｌ”の場合は、信号Ｏ
Ｅｉか“ｌ”信号となってアウトプットデータバッファ
１２かイネーブル状態となり、この結果、メモリＭ１か
ら読み出されたデータは、バッファＢＦＦ２、アウトプ
ットデータバッファ１２を順次介して、データバスＩＯ
ｉに出力される。一方、信号ＲＰ〜ＩＰが“０”信号と
なっている場合は、アンドゲートＡ　Ｎ　２７が”１”
信号を出力しないので、アウトプットデータバッファ１
２がイネーブル状態とならず、リードデータは出力され
ない。

したがって、上記の場杏には、メモリ装置＃ＯＭのみか
ら１ワード分のデータが出力される。

そして、以下同様にして、メモリ装置＃ＩＭ〜＃３Ｎ１
を選択するセレクトデータを順次供給して行けは、アド
レスデータを与え直すことなく、ｌメモリサイクル内で
各重色にワード単位でデータ読み出しを行うことかでき
る。

次に、ワード単位でデータ書き込みを行う場合は、第９
図に示す時刻１１１において、例えば、メモリ装置＃Ｏ
Ｍを選択するセレクトデータをデータバス■ｏｐ−ｏ〜
ＩＯＰ〜３から供給する。この結果、時刻ｔ２３におい
て、上述の場合と同様にして第７図に示すＬタイプフリ
ップフロップ上ＦＦ１３にセレクトデータが取り込まれ
、信号ＲＰＭＰ、ＷＰＭＰおよびＣＳ　Ｍ　Ｐが、Ｌタ
イプフリップフロップＬＦＦ　ｌ　３の出力信号ＦＤＰ
と同じ値になる。このライトサイクルにおいては、信号
ＷＰＭＰおよびＣＳ　Ｍ　Ｐがデータライトの許可／非
許可にかかわる。すなわち、第３図に示すように、ノー
マルモードの時は信号ＣＳ　Ｍ　Ｐが“１”でなければ
オアゲートＯＲ２が“１”になることがないからライト
イネーブル信号Ｗ　Ｅ　Ｐ　Ｏ〜〜ＶＥＰ７が“１”信
号となることはなく、まｆこ同様に、マスクモードの時
は信号Ｗ　Ｐ　ＩＶＩ　Ｐが“Ｉ”でなければライトイ
ネーブル信号ＷＥＰｏ−ＷＥｐ、が“ｌ”信号となるこ
とはない。したがって、信号Ｗ　Ｐ　ＭＰ、Ｃ８ＭＰが
“ｌ”となっているメモリ装置＃０Ｍにのみデータ書き
込みが行われる。

以後、同様にして、メモリ装置＃１Ｍ〜＃３Ｍ装置を順
次選択するようにセレクトデータを供給して行けば、ア
ドレスデータを与え直すことなく、■メモリサイクル内
で各重色にワード単位でデータ書き込みを行うことがで
きる。

９実施例の応用例次に、上記実施例の応用例について説明する。

第１２図は、第１の応用例の構成を示すブロック図であ
る。この図において、４０は４ビツト×２ワード（１６
ビツト）のファーストイン・ファーストアウト・メモリ
であり、データバスｌ０ｐ−〇〜ｌ０ｐ−３を介して、
メモリ装置＃ＯＭ〜千３Ｍとピクセルデータの授受を行
うようになっている。この応用例は、ソースエリアから
デスティネーションエリアへピクセル単位で高速のデー
タ転送を行う際に適した応用例である。そして、データ
転送を行う際には、以下のようにする。

この実施例においては、ソースエリアとデスティネーシ
ョンエリアの双方の境界がともにワードの境界に一致し
ている場合においても、あるいは、ソースエリアとデス
ティネーションエリアのどちらか一方、あるいは双方が
連続する２ワードにまたがって存在している場合であっ
てもワードの境界まで途切れなく転送することができる
。以下においては、一般的な例として、双方のエリアが
連続する２ワードにまｆ二がって存在している場合につ
いて説明する。

今、第１３図に示すようにバイトＢ１．Ｂ２゜Ｂ３・・
・・・・およびバイトＢｌ　１．Ｂ１２．Ｂ１３があり
、転送すべきデータＴＤ１．ＴＤ２．ＴＤ３・・・・・
・が上記各バイトＢｌ、Ｂ２．Ｂ３に４ビツトづつまた
がって存在し、かつ、転送先のエリアが図示のようにバ
イトＢｌ　１．Ｂ１２．、Ｂ１３・・・・・に対し１ビ
ツト上位側にずれて０る。すなわち、ソースエリアとデ
スティネーション円リアの双方が、連続する２ワードに
またがって存在している。

このような場合は、まず、バイトＢｌをアクセスすると
ともに、セレクトデータを第４ビツトから第７ビツトま
で順にシフトして、ピクセルデータを順次読み出し、こ
のデータをファーストイン・ファーストアウト・メモリ
４０に記憶させる。この結果、ファーストイン・ファー
ストアウト・メモリ４０には、バイトＢ１の第４〜第７
ビツトのデータが記憶される。次いで、バイトＢ２をア
クセスするとともに、セレクトデータを第０ビツトから
第７ビツトまで順次シフトして上記と同様の処理を行う
。これにより、ファーストイン・ファーストアウト・メ
モリ４０には、データＴＤＩの全ビットとデータＴＤ２
の下位４ビツトが記憶される。

次に、バイトＢｌ’ｌをアクセスして、ファーストイン
・ファーストアウト・メモリ４０内のデータを書き込む
。この場合、バイトＢｉｔの第１ビツトが選択されるよ
うにセレクトデータを設定し、以後はセレクトデータを
上位ビット側にシフトしながらファーストイン・ファー
ストアウト・メモリ４０の７ビツト分のデータを順次書
き込む。この結果、バイトＢｌｌには、図示のように、
データＴＤＩの第０〜第６ビツトのデータが書き込まれ
る。次に、バイトＢ３をアクセスして、上述した上うに
全ビットを読み出し、読み出したデータをファーストイ
ン・ファーストアウト・メモリ４０に格納する。この時
点においてファーストイン・ファーストアウト・メモリ
４０に格納されているデータは、データＴＤＩの残りの
１ビツト（第７ビツト目）と、データＴＤ２の全ヒツト
と、データＴＤ３の下位４ビツトである。そして、バイ
トＢ１２をアクセスするとともに、第０〜第７ヒツトを
順次選択してファーストイン・ファーストアウト・メモ
リ４０の出力データを書き込むと、ハイドＢ１２には、
図示のようにデータＴＤＩの第７ビツトと、データＴＤ
２の第０〜第６ビツトが書き込まれる。以後は、ｆ記と
同様にして、ソース側とデスティネーション側を交互に
アクセスしてデータ転送を行う。以上のようにすれば、
転送元あるいは転送先のデータか、連続する２ワードに
まｆこがって存在するような場合であっても、ビット単
位で自由に転送することができる。そして、この場合に
おいて、ファーストイン・ファーストアウト・メモリ４
０が２ワード分の長さを有していれば、転送元あるいは
転送先のデータが、ワードに対してどのようなまたがり
方をしていてら、かならずワードの境界まで途切れなく
転送することができる。

第１４図は、第２の応用例の構成を示すブロック図であ
り、図において５１．５２は、８ビツト×Ｐビツト（Ｐ
は面数であり、この例の場合は４）のファーストイン・
ファーストアウト・メモリであり、図示のように従属接
続されている。５３は、ファーストイン・ファーストア
ウト・メモリ５１゜５２の出力データを並列入力とし、
この並列入力の１６ビツトのデータの中から、連続する
８ビツトのデータを、シフト指定部５４の制御信号にし
たがって抽出するセレクタである。この場合、セレクタ
５３と、シフト指定部５４とでバレルシフタ５５が構成
されている。

この応用例においては、まず、ソースエリアの先頭番地
をアクセスし、このアクセス番地について各面を順次選
択しながら読み出し処理を行う。

この結果、ファーストイン・ファーストアウト・メモリ
５１は、先頭番地の各面のワードデータで一杯になる。

次に、ソースエリアの次の番地をアクセスし、この番地
について各面を順次選択して読み出し処理を行う。この
結果、ファーストイン・ファーストアウト・メモリ５２
には先頭番地の各面のデータが記憶され、ファーストイ
ン・ファーストアウト・メモリ５１には（先頭番地÷１
）のエリアのデータが記憶される。この状態でファース
トイン・ファーストアウト・メモリ５１．５２からデー
タの読み出しを行えば、セレクタ５３の入力端には、常
に、同一のメモリ装置内の連続する番地のデータが供給
されることになる。

次に、デスティネーションエリアをアクセスし、各面を
順次選択して書き込みを行う訳であるが、この場合に、
ソースエリアが連続する２ワードにまたがっていたとし
ても、セレクタ５３の抽出ビット位置を適宜ずらすこと
により、バイト単位のとぎれのない転送が可能となる。

シフト指定部５４は、ソースエリアが連続する２ワード
にまたがりてい１こ場合に、どのビットを抽出すればよ
いかをセレクタ５３に指示する。このシフト指定部５４
は、例えば、ＣＰＵ等の制御により、上記指示を行うよ
うになっている。

以上のようにすれば、ソースエリアがどのような位置に
あっても、バイト単位で自由な転送を行うことができる
。

まｆこ、この応用例におけるセレクタ５３は、以下のよ
うな機能を有している。

すなわち、第１５図に示すように、セレクタ５３は、フ
ァーストイン・ファーストアウト・メモリ５２の下位側
のビット（８−ｍ　）ビットと、ファーストイン・ファ
ーストアウト・メモリ５１の上位側のｍビットとを連続
するビットとして抽出することができる。このような機
能を有すると、セレクタ５３か（８Ｘ２）ヒツトの容量
しか有していないにもかかわらず、等価的には第１６図
に示すようにあｆこから（８Ｘ３）ビットの容量を有し
、かつ、この２・１ビツトの範囲内で連続する８ビツト
を抽出するのと同様の機能となる。そして、この場合に
おいて、セレクタ５３の抽出位置が位置ａ１にある場合
と、位置ａ２にある場合とでは、セレクタ５３の出力信
号の上位と下位に対応するファーストイン・ファースト
アウト・メモリ５１，５２の出力データの対応関係が逆
転する。すなわち、上記構成をとることにより、ファー
ストイン・ファーストアウト・メモリ５１．５２の各出
力データの転送方向を切り換えることができる。

そして、このような機能を有していると、転送順を逆方
向に行う必要がある場合等において、極めて有利である
。

次に、バレルシフタ５５の具体例について第１７図およ
び第１８図を参照して説明する。

第１７図に示すＧ、Ｇ・・・・・・は、各々ゲートであ
り、制御端に”０”信号が供給さイすると、開状態にな
ってファーストイン・ファーストアウト・メモリ５１．
５２から供給される１６ピツトのデータのうちの所定の
８ビツトのデータを出力する。

そして、各ゲートＧは、その抽出位置が１ビツトずつず
らされており、また、ファーストイン・ファ−ストアウ
ト・メモリ５１．５２の各下位側と上位側に別れて配置
される場合においても、図示のように１ビツトずらされ
て配置されている。そして、シフト指定部５４の出力信
号をデコードするデコーダ６０の出力信号によって各ゲ
ートの開閉が制御され、この結果、第１６図に示す等価
回路と同様の動作を行うことになる。

次に、第１８図に示す例は、セレクタ６５を用いてバレ
ルシフタを構成する例である。このセレクタ６５の入力
端には、ファーストイン・ファーストアウト・メモリ５
１．５２の出力データが供給されており、このデータの
うちいずれか１つが選択されて出力端子Ｙから出力され
るようになっている。データの選択は、セレクト端子に
供給される信号によって行われる。そして、この例にお
いては、セレクタ６５をｂｉｔ　Ｏ〜ｂｉｔ　７に対応
して８ビツト分並列に設けるとともに、各セレクタ６５
の入力端子に供給される信号を図示のように１ビツトず
つソフトするように構成する。

以上がバレルシフタ５５の構成例であるか、バレルシフ
タ５５は、上記構成に限ることなく種々の回路構成が可
能である。要は、等測的に第１６図に示す回路が実現さ
れればよい。

上記各応用例においては、ｌワードが８ビツトの場合を
例にとったが、１ワードが１６ビソトの場合においても
、ファーストイン・ファーストアウト・メモリ４０を３
２ピツト（２ワード）の長さで構成し、まｆこ、ファー
ストイン・ファーストアウト・メモリ５１．５２の幅を
１６ヒツト（１ワード）に設定することにより、上述の
場合と同様に処理することかできる。

なお、メモリブロックとして使用するメモリ素子が、デ
ータ入出力に際してカラムアドレス・ストローブ信号Ｃ
ＡＳを要求する場合は、ラインセレクトリードにおける
カラムアドレス・ストローブ信号ＣＡＳを、第８図に破
線で示すようにアウトプットイネーブル信号ＯＥに対応
ｅｌｆで制御すればよい。ラインセレクトライトを行う
場合も同様である。

さらに、ビットインターフェイス、ピクセルインターフ
ェイス、タイミングコマンドコントロール回路およびメ
モリ部の接続関係や各種機能の分担は、上記実施例で示
したものに限定されることなく、種々の変形が可能であ
る。

例えば、第２０図に示すように、メモリインターフェイ
スＭｌを有するメモリブロック７０〜７３と、メモリブ
ロックインターフェイス７５〜７８を設け、メモリイン
ターフェイスＭＩにライトビットマスクの機能を持たせ
、メモリブロックインターフェイス７５〜７８にその池
の各種機能を持たせるようにしてもよい。

また、メモリの容量が大きい場合は、第２１図に示すよ
うな構成とすればよい。この図において、８０．８１各
々４ｂｉｔｘ６４Ｋｘ４プレーン（４面）のメモリブロ
ックであり、各メモリブロック８０．８１には各々メモ
リインターフェイスＭｌか設けられている。この場合、
各メモリインターフニー（スＭｌはメモリブロックイン
ターフェイス？ｖｌＢ＋との間で４ビット単位でデータ
の授受を行うように構成される。そして、メモリブロッ
クインターフェイスＭＢＩは、外部回路に対しワード方
向に８ビツト単位、ピクセル方向に４ビット単位でデー
タの授受を行うように構成されている。

第２１図に示す例において、メモリインターフェイスＭ
　Ｉに要求される機能は、ワード方向／ピクセル方向切
り換え機能、リード／ライトビットマスク機能、ライト
ブレーンマスク機能、リードブレーンマスク機能である
。

この結果、メモリインターフェイスＭ　Ｉの入出力デー
タは、ワード方向に切り換えられｆこ際は、選択されて
いるｌまたは複数の面のワード方向のデータとなり、ピ
クセル方向に切り換えられｆこ際は、各面についてのピ
クセルデータとなる。まに、リード／ライトサイクルに
あっては、各面についてビットマスクおよびブレーンマ
スクを行うことができる。

次に、メモリブロックインターフェイスに要求される機
能は、ワード方向／ピクセル方向切換捲能、リードビッ
トマスク、リードブレーンマスク、データバッファ（４
面分×２）、およびバレルシフタである。

そして、ワード方向に切り換えられたときは、各メモリ
インターフェイスＭｌが入出力する４ビツトのデータを
合わせて８ビツトとし、この８ビツトのデータをリード
プレーンマスクに応じてワードデータとして入出力する
。一方、ピクセル方向に切り換えられたときは、各メモ
リインターフェイスＭ　Ｉが入出力する各重色のピクセ
ルデータを、同一面に対応するものについてリードビッ
トマスクに応じてアンドをとって入出力する。

データバッファは８ビット×４面×２ワード必要である
が、バレルシフタについては、１面分あればよい。これ
は、選択されているいずれか１つの面についてデータ転
送を行うｆこめであり、例えば、図面手前側の面から順
次奥側の面に向かってデータ転送を行うようにする。

「発明の効果」以上説明したように、この発明によれば、アドレスバス
を共通にして複数面設けられるメモリ部と、前記各メモ
リ部へのアクセスに際し１回のメモリサイクルでアクセ
スし得る記憶エリアの内の特定の部分をイネーブル状態
とするセレクト手段と、１回のメモリサイクルの内で前
記セレクト手段のセレクト位置を変えて複数の部分をセ
レクトするアクセスデータ切換手段とを具備したので、
ワード単位およびピクセル単位のデータ転送を各重色に
制御することができ、これにより、データの転送を行う
際に、各面についていちいちアクセスし直す必要がなく
なり、アクセス回数を少なくして転送時間を極めて短く
することができる。

また、上記構成に加えて、メモリ部のセレクトされたエ
リアに対しデータの授受を行う複数段のバッファを具備
すると、転送元あるいは転送先のエリアが連続する２ワ
ードにまｒこがって存在する場合などにおいても、アク
セス回数を増やすことなく、転送データのビット位置を
調整する処理が行えるので、ビット単位のデータ転送を
高速に行える利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図はタイミング・コントロール回路ＴＣの構成を示
すブロック図、第４図はコマンド・コントロール回路Ｃ
Ｃの構成を示すブロック図、第５図はメモリブロックの
構成を示すブロック図、第６図はビットインターフェイ
スの構成を示すブロック図、第７図はピクセルインター
フヱイスの構成を示すブロック図、第８図は同実施例の
ラインセレクトリードサイクルにおける動作を説明する
ためのタイミングチャート、第９図は同実施例のライン
セレクトライトサイクルの動作を説明するためのタイミ
ングチャート、第１Ｏ図および第１１図は各々コマンド
書き込みサイクルの動作を説明するためのタイミングチ
ャート、第１２図は同実施例の第１の応用例の構成を示
すブロック図、第１３図は同応用例におけるデータ転送
状態を説明するにめの図、第１４図は同実施例の第２の
応用例の構成を示すブロック図、第１５図はセレクタ５
３の動作を説明するｆニカのブロック図、第１６図はセ
レクタ５３の等価ブロック図、第１７図および第１８図
はバレルシフタ５５の具体的構成例を示すブロック図、
第１９図はフレームバッファと表示面との関係を示す概
念図、第２０図および第２１図は各々この発明における
メモリブロックと各種インターフェイス機能の他の接続
例を示すブロック図である。ＭＢＯ〜ＭＢ３・・・・・・メモリブロック、ＬＦＦ８
゜ＬＦＦ　１３・・・・Ｌタイプフリップフロツブ（セ
レクト手段）、ＴＣＣ・・・タイミング・コマンド・コ
ントロール回路（アクセスデータ切換手段）、４０．５
１．５２・・・・・ファーストイン・ファーストアウト
・メモリ（複数段のバッファ）。

Claims

【特許請求の範囲】

（１）アドレスバスを共通にして複数面設けられるメモ
リ部と、前記各メモリ部へのアクセスに際し１回のメモリサイク
ルでアクセスし得る記憶エリアの内の特定の部分をイネ
ーブル状態とするセレクト手段と、１回のメモリサイク
ルの内で前記セレクト手段のセレクト位置を変えて複数
の部分をセレクトするアクセスデータ切換手段とを具備することを特徴とするメモリ装置。
（２）アドレスバスを共通にして複数面設けられるメモ
リ部と、前記各メモリ部へのアクセスに際し１回のメモリサイク
ルでアクセスし得る記憶エリアの内の特定の部分をイネ
ーブル状態とするセレクト手段と、１回のメモリサイク
ルの内で前記セレクト手段のセレクト位置を変えて複数
の部分をセレクトするアクセスデータ切換手段と、前記アクセス切換手段によってセレクトされる各部分に
対しデータの授受を行う複数のバッファとを具備することを特徴とするメモリ装置。
（３）アドレスバスを共通にして複数面設けられるメモ
リ部と、前記各メモリ部へのアクセスに際し１回のメモリサイク
ルでアクセスし得る記憶エリアの内の特定の部分をイネ
ーブル状態とするセレクト手段と、１回のメモリサイク
ルの内で前記セレクト手段のセレクト位置を変えて複数
の部分をセレクトするアクセスデータ切換手段と、前記アクセス切換手段によってセレクトされる各部分に
対しデータの授受を行う複数のバッファとを設けるとと
もに、前記各メモリ部をワード方向およびピクセル方向に２次
元的に配置し、ワード方向またはピクセル方向のいずれ
かを選択してアクセスを行うことを特徴とするメモリ装
置。
（４）アドレスバスを共通にして設けられるとともに、
ワード方向およびピクセル方向に２次元的に配される複
数面のメモリ部と、前記各メモリ部への共通アクセスに際しいずれかのセレ
クト位置をイネーブル状態とするビット位置セレクト手
段と、１回のメモリサイクルに対し前記ビット位置セレクト手
段のセレクト位置を変えて複数のビット位置をセレクト
し、これにより、ピクセル単位のアクセスを行うピクセ
ルデータアクセス制御手段と、このピクセルデータセレクト手段によってセレクトされ
たセレクト位置の部分に対しピクセルデータの授受を行
う複数のバッファとを具備することを特徴とするメモリ装置。
（５）アドレスバスを共通にして設けられるとともに、
ワード方向およびピクセル方向に２次元的に配される整
数のメモリ部と、前記各メモリ部への共通アクセスに際しいずれかのメモ
リ部のみをイネーブル状態とするアクセス面セレクト手
段と、１回のメモリサイクルに対し前記アクセス面セレクト手
段のセレクト位置を変えて複数の面をセレクトし、これ
により、ワード単位のアクセスを行うワードデータアク
セス制御手段と、このワードデータアクセス制御手段によってセレクトさ
れたワードデータを記憶し、連続する２ワード分のデー
タを出力するバッファと、このデータのうち１ワード分
のビットデータを抽出して前記ワードアクセス手段に供
給するバレルシフタと、を具備することを特徴とするメモリ装置。