JPH0748302B2

JPH0748302B2 - メモリ装置

Info

Publication number: JPH0748302B2
Application number: JP62315511A
Authority: JP
Inventors: 孝寿石井
Original assignee: 株式会社アスキー
Priority date: 1987-12-14
Filing date: 1987-12-14
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPH01155592A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、画像処理装置等における画像データやプロ
グラムデータを記憶する際に用いて好適なメモリ装置に
関する。

「従来の技術」ピクセル単位あるいはビット単位のデータ書き換えを高
速に行うことができるとともに、記憶エリアを画像デー
タエリアとプログラムエリアとに高速で使い分けること
ができるメモリ装置が開発されている（特願昭61−1959
04号）。

このメモリ装置は、ノーマルモードとマスクモードとを
有し、ノーマルモードにおいては、通常のメモリと同様
のアクセスが可能となり、また、マスクモードにおいて
ビット単位のマスクや論理演算が可能となっている。

「発明が解決しようとする問題点」ところで、16ビットデータバスの画像メモリを複数チッ
プで構成した場合、ノーマルモードで書込を行うときで
あっても、マスク処理が必要なことが生じる。以下にこ
の点について説明する。

第19図は、16ビットデータバスに１ワード８ビットのメ
モリを２個接続する際の一般的な接続関係を示す図であ
る。図において、BUSは16ビットデータバスの各ビット
位置を示し、ME2およびME3は各々１ワードが８ビットの
メモリを示している。メモリME2、３は各々シリアルレ
ジスタを有し、マルチポート構成となっている。

また、図示のように、メモリME2の第０〜第７ビットに
は各々データバスの偶数ビットが順次接続されており、
メモリME3の第０〜第７ビットにはデータバスの奇数ビ
ットが順次接続されている。このように、データバスの
偶数および奇数ビットをメモリME2、３に振り分けたの
は、画像の高速表示を容易にするためである。

すなわち、表示の際は、第20図に示すように、メモリME
2、３から該当するラインの画像データがシリアルレジ
スタSR1、SR2に各々転送され、このシリアルレジスタSR
1,SR2からドットクロックの1/2の周波数のクロックφ_１
によりシリアル変換されて出力される。これらのシリア
ルデータがセレクタSE4に供給され、セレクタSE4がドッ
トクロックφ_２によってシリアルレジスタSR1,SR2の各
出力を交互に選択することによってドットクロックφ_２
に基づいたシリアルデータが出力される。そして、メモ
リME2、３にはデータバスの偶数ビットと奇数ビットと
が振り分けて記憶されているから、セレクタSE4によっ
て組み合わされるデータは、ビット番号が連続したデー
タとなる。

このような構成をとることにより、シリアルレジスタSR
1,SR2へ供給するクロックをドットクロックの1/2とする
ことができ、高速表示が可能となる。

しかしながら、高速表示の都合上、メモリME2、３とデ
ータバスとを上述のように接続すると、メモリME2、３
をプログラム又はデータエリアとして使用している場合
において上位もしくは下位８ビットだけ書き変える必要
が生じた場合に、マスク処理が必要となってしまう。例
えば、下位８ビットだけを書き換えるときは、第19図に
斜線で示すようにメモリ２、３の該当するワードの各1/
2の部分に書込を行わなければならず、マスク処理が必
要となる。

また、上述の場合に限らず、１つのメモリチップにビッ
ト番号が不連続に配置される場合は、ノーマルモードに
おいてマスク処理が必要となることがある。

しかしながら、上述のメモリ装置においては、ノーマル
モードにおいてマスク機能がないため、１ワード以下の
データを書き換える場合などにおいて不便があった。す
なわち、マスクモードによればビット単位のマスクが行
えるから任意のビットの書き換えができるが、マスクモ
ードに切り換える必要があること、および、アクセスし
ないプレーン（面）について予めマスクを行う等の処理
の必要があり、これらの処理に時間を要してしまうから
である。

この発明は、上述した事情に鑑みてなされたもので、ノ
ーマルモードにおいてもビット単位でアクセスを行うこ
とができるメモリ装置を提供することを目的としてい
る。

「問題点を解決するための手段」この発明は、上記問題点を解決するために、単純メモリ
素子としてアクセスを行う第１のモードとデータに対し
論理演算およびマスクが行なえる第２のモードとを有す
るとともに、前記第１、第２のモードを選択するセレク
ト手段を有するメモリ装置において、前記第１のモード
においてデータにマスクを行うマスク手段を有してい
る。

「作用」単純メモリとしてのアクセスを行う第１のモードにおい
てマスク機能を働かせることができるので、メモリをプ
ログラムエリアとして使用している場合にマスク処理の
必要が生じても、第２のモードに切り換えることなく、
マスク処理が行える。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

実施例においては、16色表示を行う場合を例にとってお
り、カラーコードとして４ビット必要としている。した
がって、第18図に示すように４面分のフレームメモリFM
0〜FM3を必要とする。この場合、各フレームメモリFM0
〜FM3の同一ビット位置にある破線で囲んだデータ（こ
の破線の方向を、以下ピクセル方向という）が、表示面
上の１ドットに対応する。そして、画像表示を行う際
は、各フレームメモリFM0〜FM3のピクセル毎に、データ
を表示面のスキャンに従って順次読み出し、これによ
り、多数色表示を可能としている。また、実際には、フ
レームメモリFM0〜FM3として、デュアルポートメモリを
４面並列に設け、各チップのシリアルデータ出力端か
ら、ピクセルデータを同期して読み出す方法が一般に採
られている。なお、第18図に示す場合において、ワード
単位でアクセスを行う際のアクセス方向を、以下ワード
方向という（図では１点鎖線の矢印で示す）。

§実施例の全体構成第１図は、この発明の一実施例の全体構成を示すブロッ
ク図である。この図において、M₀〜M₇は、各々１ビット
×64K（あるいは128K）のメモリであり、各々が並列接
続されて８ビット×64K（あるいは128K）のメモリブロ
ックMB0を構成している。BTI₀〜BTI₇は、各々メモリM₀
〜M₇とデータバスIO₀〜IO₇との間のデータの授受をビッ
ト毎に制御するビットインターフェイスであり、PXI−
０はデータバスIOp−０との間でピクセル方向のいずれ
か１ビットのデータ（以下、ピクセルデータという）の
授受を行うとともに、チップセレクトデータあるいは後
述するプレーンマスクデータの読み込みを行うピクセル
インターフェイス回路である。このピクセルインターフ
ェイス回路PXI−０は、ビットインターフェイスBTI₀〜B
TI₇のいずれかを介してメモリM₀〜M₇のいずれかとピク
セルデータの授受を行うようになっており、また、チッ
プセレクトデータおよびプレーンマスクデータに基づく
制御信号を、ビットインターフェイスBTI₀〜BTI₇および
タイミング・コマンド・コントロール回路TCCに供給す
るようになっている。

タイミング・コマンド・コントロール回路TCCは、外部
からアドレスバスA0〜A7を介して供給されるアドレスデ
ータ、アウトプットインネーブル信号（制御信号）OE、
ライトイネーブル信号WE、ロウアドレス・ストローブ信
号RAS、およびカラムアドレス・ストローブ信号CAS等に
基づいてメモリブロックMB0のアクセス制御および回路
各部のタイミングの制御を行う回路である。また、タイ
ミング・コマンド・コントロール回路TCCは、ビットイ
ンターフェイスBTI₀〜BTI₇から供給されるビットマスク
データ（後述）の値によって、メモリM₀〜M₇のライトイ
ネーブル信号を制御するようになっている。さらに、タ
イミング・コマンド・コントロール回路TCCは、アドレ
スバスA0〜A7から供給されるコマンドデータを解読し、
この解読結果に基づいて回路各部を適宜制御するように
なっている。

上述した構成要素により、メモリ装置＃0Mが構成されて
いる。そして、この実施例は、メモリ装置＃0Mおよびこ
れと同一構成のメモリ装置＃1M〜＃3Mの合計４つの部分
から成っている。この場合、各メモリ装置＃1M〜＃3M内
のメモリブロックはMB1〜MB3と、ピクセルインターフェ
イスはPXI−１〜PXI−３と、また、各ピクセルインター
フェイスに接続されるデータバスはIOp−１〜IOp−３と
表して区別する。

第２図は、上記メモリ装置＃0M〜＃3Mの接続状態を示し
ており、この図に示すように各メモリ装置＃0M〜＃3Mの
データバスIO₀〜IO₇がビット毎に共通接続され、また、
各メモリ装置＃0M〜＃3MのデータバスIOp−０〜IOp−３
が、各々個別の配線となっている。

§実施例の各部の構成以下、上述した回路各部の構成について、より詳細に説
明する。

（Ｉ）構成理解のための動作モードの概略始めに、回路各部の構成の理解を用意にするために、こ
の実施例における動作モードについて簡単に説明する。

（ａ）ノーマルモードこのモードは、原則的にはメモリ装置＃0M〜＃3Mのいず
れか１つを選択し、この選択したメモリ装置について８
ビット単位のデータアクセスを行うモードである（な
お、後述のように任意の２以上のメモリ装置にアクセス
を行うことも可能である）。このモードにおけるデータ
は、データバスIO₀〜IO₇を介して入出力される。すなわ
ち、いずれかのメモリ装置＃0M〜＃3Mに対し、通常の８
ビットパラレルのアクセスが行なわれるモードであり、
メモリを単純メモリ素子として使用するモードである。
そして、データを書き込む際においては、任意のビット
に対してマスクを可能とすることができるようになって
いる。

（ｂ）マスクモードこのマスクモードは、入出力データのいずれか１または
２以上のビットがマスク可能となり、さらに、メモリ装
置＃0M〜＃3Mのいずれか１または２以上がマスク可能と
なるモードである。また、このモードはさらにワードア
クセスモードとピクセルアクセスモードとに分かれ、ワ
ードアクセスモードの場合は、データバスIO₀〜IO₇を介
してワード方向のデータの入出力が行なわれ、ピクセル
アクセスモードの場合はデータバスIOp−０〜IOp−３を
介してピクセル方向のデータの入出力が行なわれる。ま
た、マスクモードにおいては、いずれのビット、あるい
は、いずれのメモリ装置もマスクしないようにすること
も可能となっている。

ワードアクセスモードは、第18図に示すメモリブロック
MB0〜MB3のワード方向のデータ（一点鎖線参照）をアク
セスするモードであり、ビットマスクを行う場合は、以
下のようにする。例えば、第18図に示すb₅,b₇ビットの
みをアクセスしたい場合には、メモリブロックMB0をワ
ード方向にアクセスしてwd₀（８ビット）をアクセス
し、この８ビットデータのうち、b₅,b₇以外のビットを
マスクしてアクセスを禁止し、b₅,b₇をアクセスする。

また、ピクセルアクセスモードは、例えば、第18図に示
すメモリブロックMB0〜MB3のビクセル方向のアクセス
（破線参照）を行うモードであり、ビットマスクを行う
場合は、以下のようにする。例えば、第18図に示すpb₁,
pb₂ビットのみをアクセスする場合は、ピクセルpc₀をア
クセスするとともに、メモリブロックMB0,MB3をマスク
して、pb₁,pb₂ビットをアクセスする。

以上が、この実施例における動作モードの概略である。

（II）各部の構成次に、第１図に示す回路各部の構成について説明する。
なお、メモリ装置＃0M〜＃3Mは、すべて同一構成である
から、以下の構成説明は、メモリ装置＃0Mを例にとって
行う。

［タイミング・コマンド・コントロール回路TCC］このタイミング・コマンド・コントロール回路TCCは、
第１図に示すように、タイミング・コントロール回路TC
と、コマンド・コントロール回路CCとから構成されてお
り、第３図および第４図に各々の構成を示す。

第３図においてTa〜Teは、各々制御信号入力端子であ
り、端子Taにはロウアドレス・ストローブ信号RASが、
端子Tbにはメモリ装置＃0Mを選択するか否かを指定する
チップセレクト信号CSWが、端子Tcにはカラムアドレス
・ストローブ信号CASが、端子Tdにはライト・イネーブ
ル信号WEが、端子Teにはアウトプット・イネーブル信号
OEが各々供給されるようになっている。DLは、ロウアド
レス・ストローブ信号RASを遅延させて信号RASDを作成
するディレイであり、OR1はロウアドレス・ストローブ
信号RASと信号RASDとを論理和をとってロウアドレス・
ストローブ信号RASのパルス幅を長くした信号RASWを作
成するオアゲートである。LFF1はチップセレクト信号CS
Wの値を信号RSAWの立ち上がり時に取り込むラッチタイ
プフリップフロップ（以下Ｌタイプフリップフロップと
いう）、AN1はノーマルモードが指定されたことを検出
してノーマルモードイネーブル信号NMEを出力するアン
ドゲート、AN2はマスクモードが指定されたことを検出
してマスクモードイネーブル信号MMEを出力するアンド
ゲート、AN3は後述するコマンド書込サイクルが指定さ
れたことを検出してコマンドイネーブル信号MCEを出力
するアンドゲートである。LFF2,LFF3,LFF4は、各々上記
イネーブル信号NME、MME、MCEの値を信号RASWの立ち上
がり時において取り込むＬタイプフリップフロップであ
り、その出力端から信号NMA,MKA,MCCを出力する。ま
た、AN4〜AN9は、上記各信号および他の回路から供給さ
れる制御信号に基づいて、図示の信号を作成するアンド
ゲートである。

INV10は信号WPB（第４図参照）を反転するインバータで
あり、AN40はインバータINV10の出力信号と信号NMAとの
論理積をとるアンドゲートである。OR30〜OR37は、各々
アンドゲートAN40の出力信号と、ビットマスク信号BM₀
〜BM₇との論理和をとるオアゲートである。ビットマス
ク信号BM₀〜BM₇は、第６図に示すビットインターフェイ
スBTI₀〜BTI₇から出力される信号である。

AN10〜AN17は、各々オアゲートOR30〜RO37を介して供給
されるビットマスク信号BM₀〜BM₇とアンドゲートAN8か
ら供給される信号WEPとの論理積をとり、メモリM₀〜M₇
（第５図参照）のライトイネーブル信号WEP₀〜WEP₇を作
成するアンドゲートである。なお、上記構成におけるＬ
タイプフリップフロップLFF1〜LFF4は、各々負論理とな
っているラッチ端子Ｌに“1"レベルの信号が供給された
ときに、データをラッチするようになっている。

次に、第４図を参照してコマンド・コントロール回路CC
について説明する。この図に示すTad0〜Tad7は、各々ア
ドレスデータ入力端子であり、このアドレスデータ入力
端子Tad0〜Tad7が各々コマンドレジスタ１の入力端に接
続されている。この実施例におけるコマンドは、８ビッ
トのコマンドコードによって指定されるとともに、この
コマンドコードがアドレスバスを介して供給されるよう
になっている。コマンドレジスタ１は、ロウアドレス・
ストローブ信号RASの立ち上がり時にコマンドコードを
ラッチし、コマンドデータMC0〜MC7として出力するよう
になっている。そして、コマンドレジスタ１は、コマン
ドデータのうち最下位ビットであるデータMC0をデコー
ド回路３のデータ端子DTおよびデコーダ２の入力端に、
データMC1〜MC3を各々デコード回路３の第０〜第２ビッ
ト入力端に、データMC4〜MC6を各々メインコマンドデコ
ーダの４の第０〜第２ビット入力端に供給する。この場
合、コマンドデータの上位４ビットはメインコマンドデ
ータとなり、下位４ビットはサブコーマンドデータとな
る。ただし、コマンドデータの最上位ビットMC7は、図
から判るようにドントケアビットになっている。ここ
で、コマンドデータMC0〜MC7の値（16進表示）と、コマ
ンド名との関係を次表に示す。

なお、第１表には、この発明に係わりのあるコマンドの
みを記し、また記載したコマンドの機能については、後
述する。

デコード回路３は、信号PAM,CME,PME,BCE,LSE,FSB,DBT
およびROEを各々出力するための第０〜７のＤタイプフ
リップフロップを有しており、入力端に供給される３ビ
ットのデータによっていずれかのＤタイプフリップフロ
ップが選択されるようになっている。すなわち、入力端
に供給される３ビットのアドレスデータに対応する番号
のＤタイプフリップフロップが選択されるようになって
いる。そして、データ端子DTに供給されるデータが、そ
の時に選択されているいずれかのＤタイプフリップフロ
ップの入力端に供給され、アンドゲートAN21の出力信号
MDSが立ち上がった時に当該Ｄタイプフリップフロップ
に取り込まれるようになっている。すなわち、コマンド
データMC1〜MC3の値によって信号PAM,CME,PME,BCE,LSE,
FSB,DBT,ROEのいずれかが選択され、選択された信号の
値がコマンドデータMC0の値（“1"/“0"）に書き代えら
れる。また、デコード回路３のクリア端子CLには、パワ
ーオンリセット回路５からリセット信号が供給されるよ
うになっており、この結果、電源オン時には上記第０〜
第７のＤタイプフリップフロップのすべてがクリアされ
るようになっている。

メインコマンドデコーダ４は、入力端に供給される３ビ
ットのデータに対応する番号の出力端から“1"信号を出
力するものである。このメインコマンドデコーダ４は、
８種の制御信号を出力するようになっているが、この図
においては、この発明に係わりのある信号RGAおよび信
号WPBのみを示す。また、メインコマンドデコーダ４
は、アンドゲートAN20から信号MCSTが供給されたときに
イネーブル状態となる。

デコーダ２は、タイミングコントロール回路TCから信号
WEWが供給され、かつ、メインコマンドデコーダ４から
信号RGAが供給されたときにイネーブル状態となり、デ
ータMC0が“0"であれば信号RPWを出力し、デタMC0が
“1"であれば信号WPWを出力する。

［メモリブロックMB0］第５図はメモリブロックMB0の構成を示すブロック図で
あり、メモリブロックMB0内の各メモリM₀〜M₇は、ロウ
アドレス・ストローブRASの立ち上がり時にアドレスバ
スA0〜A7上に出力されているロウアドレスを取り込み、
カラムアドレス・ストローブCASの立ち上がり時にアド
レスバスA0〜A7上のカラムアドレスを取り込んでアクセ
スアドレスを確定する。そして、リードサイクル時に
は、アクセスアドレス確定後に信号OEW（アウトプット
イネーブル信号）が立ち上がると出力が行なわれ、ライ
トサイクル時には、アクセスアドレス確定時またはその
後に信号WEP₀〜WEP₇がハイレベルとなったメモリにデー
タ書込が行なわれるようになっている。

［ビットインターフェイスBTIi］第６図は、ビットインターフェイスBTIi（ただし、ｉ＝
０〜７であり、以下同様とする）の構成を示すブロック
図であり、図においてTIOi（ｉ＝０〜７）は、データ入
出力端子である。データ入出力端子TIOiから入力された
データは、バッファBFF1を介してセレクタ10の第0,第2,
第３ビット入力端およびＬタイプフリップフロップLFF6
の入力端に供給されるようになっている。セレクタ10
は、信号PAMが“1"で信号NMAが“0"以外のときは第0,第
2,第３ビット入力端を選択して端子TIOiに供給されたデ
ータを出力し、信号PAMが“1"で信号NMAが“0"の場合に
のみ第１ビット入力端を選択してピクセルインターフェ
イスPXI−０（第７図参照）から供給される信号DIPを出
力する。セレクタ10の出力信号WDTiは、Ｄタイプフリッ
プフロップDFF7の入力端に供給され、Ｄタイプフリップ
フロップDFF7は、タイミング・コントロール回路TCから
供給される信号WEWが立ち上がった時に信号WDTiを取り
込む。このＤタイプフリップフロップDFF7の出力信号SR
Ciは、バッファBFF3およびデータバスDTiを順次介し
て、対応するメモリMiに給されるようになっている（第
１図参照）。バッファBFF3は、タイミング・コントロー
ル回路TCから供給される信号WEPが“1"になっていると
きにイネーブル状態となる。

ＬタイプフリップフロップLFF6は、タイミング・コント
ロール回路TCから供給される信号RASWが立ち上がったと
きにデータを取り込むようになっており、その出力信号
FBMiがセレクタ11の第１ビット入力端に供給されるよう
になっている。セレクタ11は、第０ビット入力端にプル
アップ抵抗を介して正電圧が印加されており、また、コ
マンドコトロール回路CCから供給される信号BCEが“0"
のときは第０ビット入力端を選択し、信号BCEが“1"の
ときは第１ビット入力端を選択するようになっている。
セレクタ11の出力信号は、ビットマスクデータBMiとし
てタイミング・コントロール回路TCに供給される。

BFF2は、入力端がデータバスDTiに接続されているバッ
ファであり、その出力端はアウトプットデータバッファ
12のデータ入力端およびオープンドレイン出力のバッフ
ァBFF5の入力端に接続されている。アウトプットデータ
バッファ12は、アンドゲートAN25から供給される信号OE
iが“1"になっているときに、入力端に供給されている
データをデータ入出力端子TIOiに出力する。BFF6は入力
端が接地されているオープンドレインのバッファであ
り、このバッファBFF6とバッファBFF5とは、アンドゲー
トAN26から供給される信号OEPiが“1"になっているとき
にイネーブル状態となり、各々の出力信号DOi、−OEPi
をピクセルインターフェイスPXI−０に供給する。

アンドゲートAN27およびAN28は、各々信号MKA,BMi,RPM
P,PAMに基づいて信号RWXおよび信号RPXを作成するゲー
トであり、アンドゲートAN26は信号RPXと信号OEWの論理
積をとって信号OEPiを作成する。また、オアゲートOR10
は信号RWXと信号NCSの論理和をとるゲートであり、アン
ドゲートAN25はオアゲートOR10の出力と信号OEWの論理
積をとって信号OEiを作成する。

［ピクセルインターフェイス］第７図は、ピクセルインターフェイスPXI−０の構成を
示すブロック図である。この図において、TIOp−０はピ
クセルデータ入出力端子であり、このピクセルデータ入
出力端子TIOp−０から入力されたデータは、バッファBF
F10を介してデータDIPとなった後、Ｌタイプフリップフ
ロップLFF10、ＤタイプフリップフロップDFF11、DFF12
の各入力端に供給されるとともに、前述したビットイン
ターフェイスBTI₀〜BTI₇内の各セレクタ10（第６図参
照）に供給されるようになっている。Ｌタイプフリップ
フロップLFF10は、タイミング・コントロール回路TC
（第３図）から供給される信号RASWが立ち上がった時に
入力端に供給されているデータを取り込み、Ｄタイプフ
リップフロップDFF11およびDFF12は、各々コマンド・コ
ントロール回路CCから供給される信号WPW,RPWが立ち上
がったときに入力端に供給されているデータを取り込む
ようになっている。ＬタイプフリップフロップLFF10,D
タイプフリップフロップDFF11,12の各出力信号FCS,FWP,
FRPは、各々セレクタ15,16,17の各第１ビット入力端に
供給され、セレクタ15,16,17の第０ビット入力端には各
々プルアップ抵抗を介して正電圧が印加されている。セ
レクタ15は、コマンド・コントロール回路CCから供給さ
れる信号BCEが“0"のときに第０ビット入力端を選択
し、信号BCEが“1"のときに第１ビット入力端を選択す
る。また、セレクタ16,17は、各々コマンド・コントロ
ール回路CCから供給される信号PMEが“0"のときは第０
ビット入力端を選択し、信号PMEが“1"のときは第１ビ
ット入力端を選択する。この場合、実際にはセレクタ1
6,17は、１個のセレクタであるが、説明の都合上２個の
セレクタとして表示する。

18は、ピクセル・アウトプット・データバッファであ
り、イネーブル端子Ｅに“1"信号が供給されると、デー
タ端子Ｄに供給されている信号をピクセルデータ入出力
端子TIOp−０に出力する。この場合、データ端子Ｄに
は、プルアップ抵抗を介して正電圧が印加されるととも
に、ビットインターフェイスBTI₀〜BTI₇からデータDO₀
〜DO₇が供給されるようになっている。また、ピクセル
・アウトプット・データバッファ18のイネーブル端子Ｅ
には、ビットインターフェイスBTI₀〜BTI₇から信号−OE
P₆〜−OEP₇がインバータINV5を介して供給されるように
なっており、インバータINV5の入力端には、プルアップ
抵抗を介して正電圧が印加されている。

以上が、この実施例における回路各部の構成である。

§実施例の動作次に、上記構成によるこの実施例の動作について説明す
る。

この実施例には、前述したようにメモリーリード／ライ
トサイクルにおいて、ノーマルモードとマスクモードの
２種の動作モードがある。また、一方においては、上記
サイクルとは全く別にコマンドを書き込むためのコマン
ド書込サイクルがある。そこで、以下の説明において
は、リードサイクル、ライトサイクルの順に説明を行
い、また、各サイクル内においてノーマルモード、マス
クモードおよびコマンド書込サイクルについて適宜説明
を行う。

（Ｉ）リードサイクル（ａ）ノーマルモード第８図（イ）に示すように、時刻t₁においてロウアドレ
ス・ストローブ信号RASが立ち上がった時に、カラムア
ドレス・ストローブ信号CASのレベルが“0"であり、か
つ、ライト・イネーブル信号WEおよびアウトプット・イ
ネーブル信号OEが同図P₁、P₂に示すように“0"レベルに
あると、ノーマルモードが選択される。すなわち、上述
した条件が成立していれば、第３図に示すアンドゲート
AN1の出力信号NMEが“1"になってノーマルモードが選択
される。そして、この信号NMEがロウアドレス・ストロ
ーブ信号RASの立ち上がり時、すなわち、信号RASWの立
ち上がり時にＬタイプフリップフロップLF2に取り込ま
れ、以後ＬタイプフリップフロップLFF2の出力信号NMA
が“1"を維持し、これにより、ノーマルモードが確定さ
れる。

次に、第８図に示す時期t₂においてカラムアドレス・ス
トローブ信号CASが立ち上がり、この時点におけるライ
ト・イネーブル信号WEが“0"レベルであると、リードサ
イクルオペレーションが開始される。また、この時点に
おいてカラムアドレスが確定され、この結果、アクセス
すべきアドレスが確定される。したがって、各メモリ装
置＃0M〜＃3M内のメモリMB0〜MB3の同一アドレスが一斉
にアクセスされ、当該アドレス内のデータが読み出され
る。そして、読み出されたデータは、第６図に示すよう
に、データバスDTiおよびバッファBFF2を順次介してア
ウトプットデータバッファ12のデータ端子Ｄに供給さ
れ、このアウトプットデータバッファ12がイネーブル状
態となったタイミングにおいてデータバスIOiに出力さ
れる。

アウトプットデータバッファ12がイネーブル状態となる
タイミングは、オアゲートOR10が“1"信号を出力してい
れば、信号OEWが“1"信号となるタイミングと同じであ
り、信号OEWが“1"となる条件は、第３図から判るよう
にカラムアドレス・ストローブ信号CASおよび信号RASW
が“1"となっている状態において、アウトプット・イネ
ーブル信号OEが“1"となることが必要である。すなわ
ち、第８図に示す例においては、時刻t₃においてアウト
プット・イネーブル信号OEが“1"となった時に、上記条
件が揃いアンドゲートAN25の出力信号が“1"となってア
ウトプットデータバッファ12がイネーブル状態となり、
第８図（ヘ）に示すタイミングにおいてデータが出力さ
れる。

次に、オアゲートOR10が“1"信号を出力する条件につい
て説明する。オアゲートOR10が“1"信号を出力するに
は、信号RWXあるいは信号NCSのいずれかが“1"となれば
よいが、このノーマルモードにおいては、第３付から判
るように、信号MME,MKAが“1"レベルにならないから、
アンドゲートAN27の出力信号である信号RWXが“1"とな
ることはない。したがって、オアゲートOR10の出力信号
は、信号NCSの値によって一義的に決定される。以下
に、信号NCSについて説明する。

第８図に示す時刻t₁において、ロウアドレス・ストロー
ブ信号RASが立ち上がった時点は、チップセレクトデー
タの入力タイミングとなっており、４ビットのチップセ
レクトデータが入出力端子TIOp−０〜TIOp−３から供給
される。そして、この際に供給されたチップセレクトデ
ータがピクセルインターフェイスPXI−０〜PXI−３内の
ＬタイプフリップフロップLFF10（第７図参照）に、信
号RASWの立ち上がり時に取り込まれる。例えば、チップ
セレクトデータの第０ビットが、第７図に示す入出力端
子TIOp−０から供給されたとすると、この信号がバッフ
ァBFF10を介してＬタイプフリップフロップLFF10、Ｄタ
イプフリップフロップDFF11、DFF12の各入力端に供給さ
れる。この場合、信号RASWは時刻t₁において立ち上がる
が、信号RPW,WPWは後述するようにこの時点では出力さ
れておらず、このため、チップセレクトデータはＬタイ
プフリップフロップLFF10のみに取り込まれ、Ｄタイプ
フリップフロップDFF11,12には取り込まれない。これに
より、信号FCSの値がチップセレクトデータに対応して
“1"もしくは“0"となり、セレクタ15の第１ビット入力
端には“1"もしくは“0"信号が供給される。そして、セ
レクタ15に供給される信号BCEの値が“0"であれば、セ
レクタ15の出力信号CSMPの値は、信号FCSの値（すなわ
ち、チップセレクトデータの値）によらず常に“1"とな
り、信号BCEの値が“1"であれば信号CSMPはチップセレ
クトデータの値と同じ値になる。この信号CSMPは、第３
図に示すアンドゲートAN5の一方の入力端に供給され、
ここで、すでに“1"信号となっている信号NMAと論理積
がとられる。この結果、アンドゲートAN5の出力信号NCS
の値は、信号CSMPの値によって決まり、したがって、仮
に信号BCEが“1"であるとすれば、信号NCSの値はチップ
セレクト信号の値によって一義的に決定される。そし
て、信号NCSは第６図に示すオアゲートRO10の一方の入
力端に供給され、同オアゲートOR10の出力信号値を決定
する。

上述したことから判るように、セレクタ15（第７図）に
供給されている信号BCEの値が“1"であれば、アウトプ
ットデータバッファ12はチップセレクトデータの値に従
い、同データが“1"のときにイネーブル状態となる。す
なわち、メモリ装置＃0M〜＃3Mのうちチップセレクトデ
ータが“1"となっているメモリ装置のみが読み出しデー
タを送出する。例えば、第９図に示すように、メモリ装
置＃1Mに供給されたチップセレクトデータのみが“1"で
あった場合は、メモリ装置＃１のみから８ビットのデー
タD₀〜D₇が出力される。

この図において、「Ｘ」の符号は、ドントケアビットで
あることを示している。すなわち、データの出力を行わ
ないメモリ装置のアウトプットデータバッファ12の出力
端は、ハイ・インピーダンスとなることを示している。
また、２以上のメモリ装置に対するチップセレクトデー
タが“1"であれば、これらのメモリ装置から同時にデー
タが出力されて共通データバスIO₀〜IO₇上で競合状態と
なるが（第２図参照）、この場合は各ビット毎に“0"が
優先される。これは、各メモリ装置におけるアウトプッ
トデータバッファ12がオープンドレイン出力となってい
るからである（ただし、通常はいずれか１つのメモリ装
置からデータ読み出しを行う）。

そして、第９図から判るように、このノーマルモードに
おける読み出しは、いずれかのメモリブロックを指定し
て、個々に８ビットパラレルの読み出しができるから、
メモリブロックMB0〜MB3内のエリアをプログラムエリア
として使用する場合などに適している。

一方、セレクタ15（第７図）に供給される信号BCEが
“0"のときは、チップセレクトの機能は作用しない。

ここで、信号BCEについて説明する。この信号BCEの値
は、前述した第１表に示すコマンド「ビット／チップセ
レクトマスクイネーブル」が供給された時に“1"となる
信号であり、この場合のコマンドの書き込みは、以下の
ようにして行なわれる。

まず、第10図に示すように時刻t₁₀において、ロウアド
レス・ストローブ信号RASが立ち上がり、この時点にお
いてカラムアドレス・ストローブ信号CASおよびライト
・イネーブル信号WEが“1"レベルであれば、コマンド書
き込みモードが選択される。すなわち、カラムアドレス
・ストローブ信号CASおよびライト・イネーブル信号WE
が共に“1"であると、第３図に示すアンドゲートAN3の
出力信号である信号MCEが“1"となり、この“1"信号が
ロウアドレス・ストローブ信号RASの立ち上がり時にお
いてＬタイプフリップフロップLFF4に取り込まれる。し
たがって、時刻t₁₀以降においては、Ｌタイプフリップ
フロップLFF4の出力信号MCCが“1"となり、コマンド書
き込みサイクルの動作に入る。また、アンドゲートAN9
の出力信号MCDがロウアドレス・ストローブ信号RASおよ
び信号RASDの双方が“1"となっている間において“1"と
なる。すなわち、信号MCDはロウアドレス・ストローブ
信号RASの立ち上がりタイミングよりやや遅れて立ち上
がる。

一方、第４図に示すコマンドレジスタ１にはアドレスバ
スA0〜A7を介して「ビット／チップセレクトマスクイネ
ーブル」のコマンドが供給され、このコマンドがロウア
ドレス・ストローブ信号RASの立ち上がり時に取り込ま
れる。コマンド「ビット／チップセレクトマスクイネー
ブル」は第１表に示すように、16進表示で（07）と表さ
れるコードであるから、コマンドレジスタ１の出力は、
MC0〜MC2が“1"信号、他の出力が“0"信号となり、デコ
ード回路３の第０、第１ビット入力端に“1"信号が供給
される。これにより、デコード回路３は、入力信号のデ
コード結果「３」に対応する信号BCEを“1"とし得る状
態となり、クロック端子に供給されている信号MDSが立
ち上がるタイミングにおいて信号BCEを“1"とする。そ
して、信号MDSは、ロウアドレス・ストローブ信号RASよ
りやや遅れて立ち上がるから、信号BCEは第10図に示す
時刻t₁₀からやや遅れたタイミングにおいて“1"信号と
なる。上述のことから判るように、この実施例によるメ
モリ装置を通常のメモリとして使用するときは信号BCE
を“0"とし、ビット／チップセレクトマスクを有効にし
たいときは信号BCEを“1"とする。

以上が信号BCEが“1"となるまでの経緯である。そし
て、上述したコマンド「ビット／チップセレクトマスク
イネーブル」の書き込みは、通常はノーマルモードのア
クセスをする前に行い、ノーマルモード動作時には、メ
モリ装置＃0M〜＃3Mに対しチップセレクトデータが有効
となるように設定しておく。すなわち、ノーマルモード
アクセス時には、第８図（ヘ）に示す時刻t₁のタイミン
グにおいて、入出力端子IOp−０〜IOp−３からチップセ
レクトデータを供給してメモリ装置＃0M〜＃3Mのいずれ
か１つ（もしくは２以上）を選択し、その後の時刻t₄の
データ読み出しにおいては、選択したメモリ装置以外の
データをマスクするようにする。また、同様にして、次
のアクセスタイミングt₅においても、入出力端子IOp−
０〜IOp−３から所望のメモリ装置を選択するためのチ
ップセレクトデータを供給する。このようにすれば、メ
モリのリードサイクル内において、そのアクセルに先立
って所望のメモリ装置を選択することができ、事実上の
チップセレクトを極めて高速で行うことができる。

以上がリードサイクルにおけるノーマルモード動作であ
る。

（ｂ）マスクモード次に、リードサイクルにおけるマスクモードの動作につ
いて説明する。

マスクモードを設定するための回路各部の信号の条件
は、ロウアドレス・ストローブ信号RASの立ち上がり時
においてライト・イネーブル信号WEが“1"レベルにある
ことを除いては、前述したノーマルモード設定のための
条件と同じである。すなわち、第８図に示す時刻t₁にお
いてロウアドレス・ストローブ信号RASが立ち上がった
とすると、この時点においてカラムアドレス・ストロー
ブ信号CASおよびアウトプット・イネーブル信号OEが
“0"レベルにあり、かつ、同図（ニ）の点P₃に示すよう
にライト・イネーブル信号WEが“1"レベルにあることが
条件となる。

上述した条件が満たされると、第３図に示すアンドゲー
トAN2の出力信号MMEが“1"信号となり、かつ、この“1"
信号がロウアドレス・ストローブ信号RASの立ち上がり
時にＬタイプフリップフロップLFF3に取り込まれ、以後
ＬタイプフリップフロップLFF3の出力信号MKAが“1"レ
ベルを維持し、マスクモードが確定される。次に、時刻
t₂においてカラムアドレス・ストローブ信号CASが立ち
上がると、この時点でカラムアドレスが取り込まれ、ア
クセスすべきアドレスが確定する。そして、アクセスア
ドレスが確定してから所定時間が経過した時刻t₄におい
ては、ライト・イネーブル信号WEが“0"、アウトプット
・イネーブル信号OEが“1"なる条件の下に、該当するア
ドレス内のデータが出力されるが、このデータはビット
毎およびメモリ装置毎に適宜マスクされる。ここで、マ
スク処理が行なわれた場合のデータ出力状態について説
明する。

第11図はワード方向の読み出しを行った場合のマスク状
態を示しており、図に示すBM₀〜BM₇およびRPMPは各々第
６図および第７図に示す信号の値を示している。この図
においては、メモリ装置＃0M、＃3M内の信号RPMPが
“0"、メモリ装置＃1M、＃2M内の信号RPMPが“１とな
り、信号BM₇〜BM₀が（00111100）の場合を示している。
なお、信号BM₀〜BM₇は、各メモリ装置＃0M〜＃3Mにおい
て同一の値となるが、これについては後述する。

さて、信号BM₀〜BM₇および信号RPMPが第11図に示す値と
なると、共通のデータバスIO₀〜IO₇の第７、第６、第
１、第０ビットがハイ・インピーダンス状態（図では
「−」記号となり、第５、第４、第３、第２ビットが
（0100）の値となる。すなわち、信号RPMPが“1"となっ
ているメモリ装置のデータであって、信号BMiが“1"と
なっているビットのデータのみが出力許可状態となり、
さらに、出力されたデータが競合した場合は、“0"信号
が優先するようになっている。以上が、ワード方向の読
み出しを行った場合のマスク処理後のデータ出力であ
る。

第12図は、ピクセル方向のデータ読み出しを行った場合
のマスク状態を示しており、図示の記号の意味は、第11
図において示したものと同様である。この場合において
は、信号RPMPが“1"となっているメモリ装置のデータで
あって、かつ、信号BMiが“1"となっているビットのみ
が出力許可状態となり、各メモリ装置内の該当するビッ
トが入力端子TIOp−０〜TIOp−３に各々出力される。こ
の際、同一メモリ装置内でデータが競合した場合には、
“0"信号が優先となって出力されるようになっている。

以下に、信号BMiの値および信号RPMPの値の設定、およ
び設定後のリード動作について説明する。

ビット単位のマスク設定ビット単位のマスクは、第８図（ヘ）に示す時刻t₁にお
いて、ビットマスクデータ（８ビット）として共通のデ
ータバスIO₀〜IO₇を介してメモリ装置＃0M〜＃3Mへ各々
供給される。このビットマスクデータは、マスクしよう
とするビットを“0"マスクしないビットを“1"としたデ
ータである。そして、ビットマスクデータ内の１ビット
が、第６図に示すデータバスIOi、バッファBFFIを介し
てＬタイプフリップフロップLFF6の入力端に供給される
（各メモリ装置共通）。ＬタイプフリップフロップLFF6
は信号RASWの立ち上がり時（RASの立ち上がと同じタイ
ミング）に、入力端に供給されているマスクデータを取
り込み、信号FBMiとしてセレクタ11の第１ビットに供給
する。ここで、信号BCEが前述したコマンド書き込みに
よって“1"に設定されていれば、セレクタ11の出力信号
BMiは、マスクデータの値に一致して“0"または“1"の
値をとる。そして、この信号BMiはアンドゲートAN27お
よびAN28の各入力端に供給され、これにより、アウトプ
ットデータバッファ12およびバッファBFF5,BFF6のイネ
ーブル信号である信号OEi、OEPiのオン／オフに寄与す
る。なお、第３図から明らかなように信号NCSはマスク
モードにおいては、出力されない。

この場合、アウトプットデータバッファ12がイネーブル
状態になれば、メモリMi（第１図参照）から読み出され
たデータはバッファBFF2およびアウトプットデータバッ
ファ12を順次介して各メモリ装置に共通のデータバスIO
iに出力される。また、バッファBFF5,BFF6がイネーブル
状態になればメモリMiから読み出されたデータはバッフ
ァBFF2およびバッファBFF5を介して第７図に示すピクセ
ル・アウトプット・データバッファ18の入力端Ｄに供給
されるとともに、インバータINV5の出力信号が“1"とな
ってピクセル・アウトプット・データバッファ18がイネ
ーブル状態となるから、結局、メモリMiから読み出され
たデータは、ピクセル・アウトプット・データバッファ
18を介して入出力端子TIOp−０（あるいはTIOp−１〜TI
Op−３）に供給される。すなわち、信号OEiがワード方
向データ出力の許可／非許可を決定し、信号OEPiがピク
セル方向データ出力の許可／非許可を決定する。

メモリ装置単位のマスク設定メモリ装置単位のマスクデータは、第１表に示すコマン
ド「リードプレーンマスク」の実行の際に入出力端子TI
Op−０〜TIOp−３から供給される。第13図は、コマンド
「リードプレーンマスク」を実行する際は、まず、第13
図（イ）に示すように、ロウアドレス・ストローブ信号
RASが立ち上がる時刻t₃₀において、カラムアドレス・ス
トローブ信号CASおよびライト・イネーブル信号WEが
“1"であればコマンド書き込みサイクルが開始される。
ここまでの動作は、前述した第10図の場合と同様であ
る。ただし、時刻t₃₀においてコマンドレジスタ１（第
４図）に書き込まれる値は、第１表に示すように16進表
示で（10）となる。この結果、コマンドレジスタ１の出
力のうち“1"信号となるのはMC4のみとなり、メインコ
マンド・デコーダ４の第０ビット入力端に“1"信号が供
給される。メインコマンド・デコーダ４はイネーブル端
子に供給されている信号MCSTが立ち上がると、入力信号
をデコードして信号RGAを“1"信号とする。この場合、
信号MCSTの値は、信号MCDと信号CSMPの論理積によって
決定される。そして、信号MCDはコマンド書き込みサイ
クルにおいては、信号RASD（第３図）の立ち上がり時に
“1"となり、以後“1"レベルを維持する信号であり、ま
た、信号CSMP（第７図参照）は前述した信号BCEが“0"
であれば常に“1"、信号BCEが“1"であればチップセレ
クトデータに応じた値となる信号である。したがって、
コマンド「リードプレーンマスク」の書き込みは、信号
BCEが“1"であってチップセレクトデータが“1"、ある
いは信号BCEが“0"という条件の下に、信号RASの立ち上
がり時に行なわれる。

上述のように、時刻t₃₀においては、コマンドレジスタ
１に、コマンド「リードプレーンマスク」が書き込まれ
る。しかしながら、この時刻t₃₀においては、第13図
（イ）に一点鎖線で示すように信号RASDが“0"信号であ
るため、信号MCDが“1"信号にならず（第３図参照）、
この結果、第４図に示す信号MCSTが“1"信号にならな
い。したがって、メインコマンド・デコーダ４はイネー
ブル状態とならない。次に、時刻t₃₁になると、ロウア
ドレス・ストローブ信号RAS、信号RASD、カラムアドレ
ス・ストローブ信号CAS、信号WEがともに“1"信号とな
り、この結果、メインコマンド・デコーダ４がイネーブ
ル状態となって信号RGAを“1"とする。また、時刻t₃₁に
おいては、信号WEWが“1"となり（第３図参照）、この
結果、デコーダ２がイネーブル状態となる。この時、デ
コーダ２の入力端に供給されているコマンドデータMC0
は“0"信号であるから、デコーダ２はイネーブル状態と
なったタイミングにおいて信号RPWを“1"とする。この
信号RPWは第７図に示すＤタイプフリップフロップDFF12
のクロック端子に供給されているから、この時点におい
て、ＤタイプフリップフロップDFF12は入力に供給され
ているデータを取り込む。一方、メモリ装置単位のマス
クデータ（以下リードプレーンマスクデータという）
は、第13図に示す時刻t₃₁において入出力端子TIOp−０
〜TIOp−３から供給され、このプレーンリードマスクデ
ータが第７図に示すバッファBFF10を介してＤタイプフ
リップフロップDFF12の入力端に供給される。この結
果、リードプレーンマスクデータは、時刻t₃₁において
ＤタイプフリップフロップDFF12に取り込まれ、Ｄタイ
プフリップフロップDFF12の出力信号FRPの値が、リード
プレーンマスクデータの値に一致する。そして、信号FR
Pはセレクタ17の第１ビット入力端に供給されるから、
信号PMEが“1"であれば、信号RPMPの値はリードプレー
ンマスクデータの値に一致する。この信号RPMPは、第６
図に示すアンドゲートAN27,AN28,の入力端に供給され、
前述した信号OEPiおよび信号OEiのオン／オフに寄与す
る。

信号PMEは、コマンド「プレーンマスクイネーブル」
（第１表参照）が実行されたときに、“1"となる信号で
ある。このコマンド「プレーンマスクイネーブル」の書
き込みは、前述したコマンド「ビット／チップセレクト
マスクイネーブル」の場合と同様に、第10図に示すタイ
ミングで行なわれる。この実施例におけるコマンドに
は、メモリ装置内の所定のフリップフロップにデータの
書き込みを行うものと、データの書き込みを伴わないも
のの２種があり、データ書き込みを伴うものは第13図に
示すタイミングにより、データ書き込みを伴わないもの
は第10図に示すタイミングにより、それぞれ書き込まれ
るようになっている。

信号BMiおよび信号RPMPの機能以上のようにしてビット単位のマスクに寄与する信号BM
iと、メモリ装置単位のマスクに寄与する信号RPMPが設
定され、これらの信号がアンドゲートAN27,A28に供給さ
れる。このアンドゲートAN27,AN28の出力信号が信号OE
i,OEPiのオン／オフに寄与すること、および、信号OEi,
OEPiが各々ワード方向およびピクセル方向のデータ出力
イネーブルに寄与することはすでに述べたが、以下にこ
れらの信号の関係について詳細に説明する。

まず、第６図から判るようにアンドゲートAN27およびAN
28が“1"信号を出力する条件は、信号PAMについての条
件を除けば同じである。この信号PAMは、第10図に示す
タイミングにより、コマンド「ピクセルアクセスモー
ド」（第１表参照）が書き込まれると“1"となる信号で
あり、電源オン時およびコマンド「ワードアクセスモー
ド」が書き込まれるとクリアされる信号である。すなわ
ち、ピクセルアクセスモードとするためにコマンド「ピ
クセルアクセスモード」を実行した後は、信号PAMが
“1"となってアンドゲートAN28が“1"信号出力可能状態
となり、ワードアクセスモードが設定された場合は、信
号PAMが“0"となってアンドゲートAN27が“1"信号出力
可能状態となる。

今、ワードアクセスモードが選択されているとすると、
アンドゲートAN27が“1"信号出力可能となるが、アンド
ゲートAN27に供給されている信号のうち信号MKA（第３
図参照）はマスクモードが設定された後は定常的に“1"
となる信号であるから、アンドゲートAN27の出力信号
は、結局、信号BMiと信号RPMPとの論理積によって決定
される。すなわち、信号BMiと信号RPMPの双方が“1"の
時に、アンドゲートAN27の出力信号が“1"となり、アン
ドゲートAN25の一方の入力端に供給されている信号OEW
が“1"となると、信号OEiが“1"となって、アウトプッ
トデータバッファ12がイネーブル状態となる。したがっ
て、第11図に例示したように、信号BMiと信号RPMPの双
方が“1"となっているビットのみがデータバスIO₀〜IO₇
に出力される。

また、ピクセルアクセスモードが選択されている場合
は、アンドゲートAN28が“1"信号出力可能となるが、ア
ンドゲートAN28の出力信号は、上記の場合と全く同様に
信号BMiと信号RPMPの論理積によって決定される。した
がって、第12図に示すように、信号BMiと信号RPMPの双
方が“1"となっているビットのデータのみが入出力端子
TIOp−０〜TIOp−３に出力される。

以上がマスクモードにおけるリードサイクルの動作であ
り、リードサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切換を極めて高速で行う
ことができる。

なお、第11図および第12図に示す状態を設定するための
条件をまとめると、第11図に示す場合にあっては、マス
クモード設定、信号PME、信号BCEが“1"、かつ、信号が
PAMが“0"となっていることが条件となり、第12図に示
す場合にあっては、マスクモード設定、信号PAM、信号P
MEおよび信号BCEが“1"となっていることが条件であ
る。また、第18図に示すように、１ドットに対応するピ
クセルデータ（４ビット）を読み出す際は、すべてのメ
モリ装置内の信号RPMPを“1"とするとともに（第12図参
照）、読み出したいドットに対応する位置の信号BMiを
“1"とすればよい。

（II）ライトサイクル次に、ライトサイクルについて説明する。前述のリード
サイクルと同様にライトサイクルにおいても、ノーマル
モード、およびマスクモードがあり、さらに、これらの
サイクルとは別にコマンド書き込みサイクルがある。以
下にこれらについて説明する。

（ａ）ノーマルモードこのモードは、リードサイクルにおけるノーマルモード
と同様のモードであり、第９図に示すように、チップセ
レクトデータが“1"となっているメモリ装置に対しての
みデータの書き込みがワード方向に行なわれるモードで
ある。

このモードの設定は、リードサイクル時と全く同様であ
り、第14図（イ）に示す時刻t₄₀において、ロウアドレ
ス・ストローブ信号RASが立ち上がった時に、カラムア
ドレス・ストローブ信号CASが“0"、ライト・イネーブ
ル信号WEおよびアウトプット・イネーブル信号OEが“0"
レベルにあればノーマルモードが設定され、第３図に示
す信号NMEおよび信号NMAが順次“1"信号となり、ノーマ
ルモードが確定される。

次に、第14図に示す時刻t₄₁においてカラムアドレス・
ストローブ信号CASが立ち上がり、この時点におけるラ
イト・イネーブル信号WEが“1"であると、ライトサイク
ルの実行が開始される。また、この時点においてカラム
アドレスが確定され、この結果、書き込むべきアドレス
が確定される。したがって、各メモリ装置＃0M〜＃3M内
の同一アドレスが一斉にアクセスされ、当該アドレスに
共通データバスIO₀〜IO₇上のデータが同時に書き込まれ
る。この場合、前述したリードサイクルの時と同様に、
ロウアドレス・ストローブ信号RASが立ち上がる時刻t₄₀
においてチップセレクトデータの書き込みが可能となっ
ており、このタイミングにおいてチップセレクトデータ
が供給され、かつ、信号BCEが“1"となっていれば、チ
ップセレクトデータが“1"となっているメモリ装置に対
してのみデータ書き込みが行なわれる。このチップセレ
クト動作について、以下に説明する。

まず、データ書き込みタイミングである時刻t₄₁におい
ては、供給データバスIOi上のデータは、第６図に示す
バッファBFF1を介してセレクタ10の第0,第2,第３ビット
入力端に供給される。この場合、ノーマルモードにおい
ては、信号NMAが“1"信号であるから、セレクタ10は第
２あるいは第３ビット入力端を選択する。したがって、
セレクタ10の第２あるいは第３ビット入力端に供給され
たデータは、セレクタ10を通過し、さらに信号WEWの立
ち上がり時にＤタイプフリップフロップDFF7に取り込ま
れ、信号SRCiとして出力される。この信号SRCiはバッフ
ァBFF3がイネーブル状態となった時にメモリMiに供給さ
れるが，バッファBFF3をイネーブル状態とする信号WEP
は、第３図に示すように信号NCSが“1"とならなければ
“1"信号になることはない。そして、信号NCSの値は、
信号NMAと信号CSMPの論理積によって決定されるため、
チップセレクトデータが“0"で信号CSMPが“0"となって
いる場合は、信号WEPは“1"とならず、信号SRCiはメモ
リMiに供給されない。また、信号WEPが出力されなけれ
ば、第３図に示す信号WEP₀〜WEP₇もすべて出力されない
から、メモリM₀〜M₇にライトイネーブル信号が供給され
ず（第５図参照）、書込動作は行なわれない。以上のよ
うにして、信号BCEが“1"の場合は、チップセレクトデ
ータが“1"となっているメモリ装置にのみデータ書込が
行なわれる。

また、第３図に示すオアゲートOR30〜OR37により、アン
ドゲートAN40の出力信号が“1"であれば、ライトイネー
ブル信号WEP₀〜WEP₇は信号BM₀〜BM₇の影響を受けず“1"
となる。ノーマルモードにおいては、信号NMAが“1"信
号であるから、アンドゲートAN40の出力信号は、信号WP
Bの値によって決定される。したがって、ノーマルモー
ドにおいて信号WPBが“0"のときは、信号BM₀〜BM₇の値
によらず、各メモリM₀〜M₇に対して一斉に書き込みが行
われる。

一方、信号WPBが“1"となって、アンドゲートAN40の出
力信号が“1"になれば、ライトイネーブル信号WEP₀〜WE
P₇の値は、信号BM₀〜BM7によって決まり、ライトイネー
ブル信号WEP₀〜WEP₇が“1"となったメモリについて書込
が行われる。すなわち、信号WPBが“1"になれば、ノー
マルモードにおいてビット毎のマスク機能が働き、マス
ク信号である信号BM₀〜BM₇が機能する。

ここで、信号BM₀〜BM₇の設定は、前述のマスクモードの
リードサイクルの場合と同様に行われる。また、信号WP
Bの設定は以下のようにして行われる。すなわち、第10
図に示すタイミングに従い、前述の「ビット／チップセ
レクトマスクイネーブル」のコマンド書込の場合と同様
にして、コマンド「ライトパービット」を書き込む。こ
のコマンドのメインコマンドコード（コマンドコードの
上位４ビット）は、前述の表に示したように（４）_Ｈで
ある。そして、メインコマンドコード（４）_Ｈが、第４
図に示すメインコマンドデコーダ４に書き込まれると、
メインコマンドデコーダ４から出力される信号WPBが
“1"となり、ノーマルモードにおいてビット単位のマス
クが可能となる。ただし、前述のように信号BMi（ｉ＝
０〜７）は、第６図から判るように信号BCEが“0"であ
るとすべて“1"信号となってしまうから、信号BMiのマ
スク機能を有効とするには、信号BCEを“1"とする必要
がある。したがって、この場合には、予め「ビット／チ
ップセレクトマスクイネーブル」を実行しておくか、あ
るいは、コマンドコードとして（47）_Ｈを書き込むよう
にする。また、信号BMiの値を決めるＬタイプフリップ
フロップ６への書込は、前述のマスクモードのリードサ
イクルの場合と同様にして行えばよい。

（ｂ）マスクモード第14図に示す状態であって、時刻t₄₀においてライトイ
ネーブル信号WEが“1"レベルにあれば、マスクモードが
設定される。すなわち、第14図に示す状態でライトイネ
ーブル信号WEを“1"にすると、リードサイクル時と同様
に第３図に示す信号MME、信号MKAが順次“1"信号とな
り、マスクモードの実行が開始される。次に、時刻₄₁に
おいてカラムアドレス・ストローブ信号CASが立ち上が
ると、この時点でカラムアドレスが取り込まれ、アクセ
スすべきアドレスが確定する。そして、アクセスするア
ドレスが確定した時刻t₄₁において、同図（ヘ）に示す
ように直ちに該当するアドレスにデータ書き込みが行な
われる。この場合、メモリに書き込まれるデータは、ビ
ット毎およびメモリ装置毎に適宜マスクされる。以下に
マスク処理が行なわれた際のデータ書き込み状態につい
て説明する。

第15図は、ワード方向にデータ書き込みを行った場合の
マスク状態を示しており、図に示す信号WPMPは第７図に
示すセレクタ16の出力信号である。第15図においては、
メモリ装置＃1M、＃2M、＃3M内の信号WPMPが“1"とな
り、信号BM₇〜BM₀が（00110011）の場合を示している。
信号BM₀〜BM₇は、各メモリ装置において同一の値となる
が、これは前述したリードモード時の場合と同じであ
る。

さて、信号BM₀〜BM₇および信号WPMPが第15図に示す状態
となり、また、データD₇〜D₀として図のように（001011
10）が供給されると、信号WPMPが“1"となっているメモ
リ装置のメモリMiであって、信号BM₀〜BM₇が“1"となっ
ているビット位置に対応するもののみにデータの書き込
み行なわれる。この場合、書き込みが行なわれるメモリ
装置＃1M〜＃3Mにあっては、すべて同一のデータ書き込
みとなる。

第16図は、ピクセル方向のデータ書き込みを行った場合
のマスク状態を示しており、この図に示す状態では、信
号WPMPが“1"となっているメモリ装置のメモリMiであっ
て、かつ、信号BM₀〜BM₇が“1"となっているビット位置
に対応するメモリMiのみにデータ書き込みが行なわれ
る。この場合の書き込みは、各メモリ装置＃0M〜＃3M内
において書き込み可能となるビットには、各々入出力端
子TIOp−０〜TIOp−３から供給されるデータが共通に書
き込まれる。

第15図、第16図に示す信号BM₀〜BM₇の値の設定は、前述
のリードサイクルのときと同様に行なわれ、また、信号
WPMPの値の設定は、以下のようにしておこなわれる。

まず、第１表に示すコマンド「ライトプレーンマスク」
を実行し、この実行の際に入出力端子TIOp−０〜TIOp−
３からマスクデータを供給する。このコマンド「ライト
プレーンマスク」は、第７図に示すＤタイプフリップフ
ロップDFF11にデータ書込を行うコマンドであり、第13
図に示すタイミングでコマンド書き込みが行なわれる。
すなわち、第13図に示す時刻t₃₁において、第４図に示
す信号WPWが立ち上がり、これにより、入出力端子TIOp
−０〜TIOp−３から供給されたマスクデータが、同時刻
t₃₁において第７図に示すバッファBFF10を介してＤタイ
プフリップフロップDFF11に取り込まれ、信号FWPとして
出力される。この結果、信号FWPの値は、マスクデータ
の値に一致する。信号FWPは、セレクタ16の第１ビット
入力端に供給されるから、信号PMEが“1"であれば、セ
レクタ16の出力信号WPMPは、マスクデータに一致した値
の信号となる。また、信号PMEは、前述したように、コ
マンド「プレーンマスクイネーブル」が実行されたとき
に“1"となる。

次に、信号BMiと信号WPMPの作用について説明する。こ
れらの信号は、第３図に示すようにいずれもライトイネ
ーブル信号WEP₀〜WEP₇のオン／オフに寄与する。すなわ
ち、信号WPMPが“0"であれば、アンドゲートAN6の出力
信号MWPが“0"となり、この結果、オアゲートOR2の出力
信号が“0"となる（マスクモードでは信号NCSは常に
“0"）。したがって、アンドゲートAN8の出力信号WEPが
“0"となって各メモリMiへのライトイネーブル信号WEP₀
〜WEP₇がすべて“0"となり、いずれのメモリにも書き込
こみが許可されない。

また、信号WPMPが“1"となって信号WEPが所定のタイミ
ングにおいて“1"となることがあったとしても、信号BM
₀〜BM₇のいずれかが“0"であれば、“0"となっているビ
ットのライトイネーブル信号WEPiは出力されない。すな
わち、書き込みが許可されるのは、信号WPMPと信号BM₀
〜BM₇の双方が“1"となっているビットのみとなる。そ
して、ワード方向のデータ書き込みは、共通データバス
IOi→バッファBFF1（第６図）→セレクタ10の第0,第2,
第３ビット入力端→ＤタイプフリップフロップDFF7→バ
ッファBFF3→メモリMiなる経路で書き込むべきデータが
転送され、ピクセル方向のデータ書き込みは、入出力端
子TIOp−ｉ→バッファBFF10（第７図）→セレクタ10の
第１ビット入力端（第６図）→Ｄタイプフリップフロッ
プDFF7→バッファBFF3なる経路で書き込むべきデータが
転送される。

以上がライトサイクルにおけるマスクモードの動作であ
り、ライトサイクル内でそのアクセスに先立って、所望
のメモリ装置および所望のビットを適宜マスクすること
ができ、かつ、これらの設定や切り換えを極めて高速で
行うことができる。

なお、第15図および第16図に示す状態を設定するための
条件をまとめると、第15図に示す場合にあっては、マス
クモード設定、信号PME、信号BCEが“1"、かつ、信号PA
Mが“0"となっていることが条件となり、第16図に示す
場合にあっては、マスクモード設定、信号PAM、信号PME
および信号BCEが“1"となっていることが条件となる。

また、この実施例においては、第14図に示すライトサイ
クルとは別のタイミングのライトサイクルであるレイト
・ライトサイクルモードを有している。このライトサイ
クルは、第17図に示すように、カラムアドレスが取り込
まれた後、所定時間経過後（時刻t₅₂）においてデータ
書き込みが行なわれるようになっている。

以上が、この実施例の構成および動作である。

なお、この実施例にさらにデータのシリアル入出力を行
うシリアルI/Oバッファを付加し、これにより、トリプ
ルポートメモリを構成してもよい。

また、上記実施例は、メモリ装置を４個並列に組み合わ
せて用いる実施例であったが、用途によっては、１個以
上任意の数のメモリ装置を用いてもよい。

さらに、前述した実施例では、ノーマルモードのライト
サイクルにおいてマスク機能を有するようにしたが、ノ
ーマルモードのリードサイクルにおいてもマスク機能を
有するように構成することもできる。

また、ビットインターフェイスBTIi内にラスタオペレー
ション等の論理演算を行う回路を付加し、所定のコマン
ドによって当該演算を行わせるよう構成してもよい。こ
のような演算を行うメモリ装置としては、例えば、特開
昭61−195901号がある。

「発明の効果」以上説明したように、この発明によれば、単純メモリ素
子としてのアクセスを行う第１のモードとデータに対し
論理演算およびマスクが行える第２のモードとを有する
とともに、前記第１、第２のモードを選択するセレクト
手段を有するメモリ装置において、前記第１のモードに
おいてデータにマスクを行うマスク手段を有したので、
メモリをプログラムエリアとして使用している際にマス
ク処理の必要が生じても、第２のモードに切り換えるこ
となくマスク処理を行うことができる。したがって、処
理スピードを下げるとこなく、プログラムエリアにおい
てマスク処理を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、第２図はメモリ装置の接続状態を示すブロック図、
第３図はタイミング・コントロール回路TCの構成を示す
ブロック図、第４図はコマンド・コントロール回路CCの
構成を示すブロック図、第５図はメモリブロックの構成
を示すブロック図、第６図はビットインターフェイスの
構成を示すブロック図、第７図はピクセルインターフェ
イスの構成を示すブロック図、第８図は同実施例のリー
ドサイクルのタイミングチャート、第９図はノーマルモ
ード時の各メモリ装置のデータ入出力状態を示す図、第
10図、第13図は各々コマンド書き込みサイクルのタイミ
ングチャート、第11図、第12図は各々リードサイクル時
におけるマスク状態と出力データとの関係を示す図、第
14図はライトサイクルのタイミングチャート、第15図、
第16図は各々ライトサイクル時におけるマスク状態と書
込データとの関係を示す図、第17図はレイト・ライトサ
イクルのタイミングチャート、第18図はフレームバッフ
ァと表示面との関係を示す概念図、第19図はメモリとデ
ータバスとのビット番号が連続的に対応しない場合の回
路例を示すブロック図、第20図はシリアルポートを有す
る２個のメモリを用いて表示を行う際の回路例を示すブ
ロック図である。４……メインコマンドデコーダ、AN40、AN10〜17……ア
ンドゲート、OR30〜OR37……オアゲート（以上はマスク
手段）、LFF6……Ｌタイプフリップフロップ（マスクデ
ータ記憶手段）。

Claims

【特許請求の範囲】

【請求項１】単純メモリ素子としてアクセスを行う第１
のモードとデータに対し論理演算およびマスクが行なえ
る第２のモードとを有するとともに、前記第１、第２の
モードを選択するセレクト手段を有するメモリ装置にお
いて、前記第１のモードにおいてデータにマスクを行う
マスク手段を有したことを特徴とするメモリ装置。
【請求項２】前記マスク手段は、所定のコマンドが供給
されたときにマスク機能が許可され、かつ、ビット毎に
マスクの可否を設定するマスクデータ記憶手段を有して
いることを特徴とする特許請求の範囲第１項記載のメモ
リ装置。
【請求項３】前記マスク手段は、単純メモリ素子として
のアクセスが行われる際のライトサイクルにおいて、ア
ドレスが確定するタイミングで、前記マスクデータ記憶
手段に対しマスクデータの書き込みが可能となることを
特徴とする特許請求の範囲第２項記載のメモリ装置。