JPS635237Y2 - - Google Patents
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- Publication number
- JPS635237Y2 JPS635237Y2 JP1982173735U JP17373582U JPS635237Y2 JP S635237 Y2 JPS635237 Y2 JP S635237Y2 JP 1982173735 U JP1982173735 U JP 1982173735U JP 17373582 U JP17373582 U JP 17373582U JP S635237 Y2 JPS635237 Y2 JP S635237Y2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- wiring pattern
- sealing
- semiconductor device
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置、詳しくは半導体装置の半
導体素子封止構造に関するものである。
導体素子封止構造に関するものである。
半導体装置の絶縁基板上に配線パターンを形成
するため、周知の厚膜生成技術或いはグリーンシ
ート印刷積層技術に依り、銀−パラジウム、タン
グステンもしくはモリブデン等のペーストが絶縁
基板上に印刷、焼成された配線基板では最小約
100μmの導体幅のため、集積回路の高密度化及び
端子数の増大化の進展に伴う高度な微細配線パタ
ーンの形成にそぐわなくなつてきた。そこで、真
空蒸着、スパツタリング等の薄膜生成技術及びエ
ツチング技術を絶縁基板上の微細配線形成に適用
すると、導体幅が約25μmまで小さく出来、半導
体装置に高密度の微細配線パターンが形成される
こととなつた。
するため、周知の厚膜生成技術或いはグリーンシ
ート印刷積層技術に依り、銀−パラジウム、タン
グステンもしくはモリブデン等のペーストが絶縁
基板上に印刷、焼成された配線基板では最小約
100μmの導体幅のため、集積回路の高密度化及び
端子数の増大化の進展に伴う高度な微細配線パタ
ーンの形成にそぐわなくなつてきた。そこで、真
空蒸着、スパツタリング等の薄膜生成技術及びエ
ツチング技術を絶縁基板上の微細配線形成に適用
すると、導体幅が約25μmまで小さく出来、半導
体装置に高密度の微細配線パターンが形成される
こととなつた。
しかしながら、薄膜生成技術及びエツチング技
術に依り形成された微細な高密度配線パターンを
有した半導体装置では半導体素子を気密封止する
ために、この配線パターン領域も含めて封着さ
れ、そのため以下に述べる欠点が問題となつてき
た。
術に依り形成された微細な高密度配線パターンを
有した半導体装置では半導体素子を気密封止する
ために、この配線パターン領域も含めて封着さ
れ、そのため以下に述べる欠点が問題となつてき
た。
即ち、第１図のプラグイン型半導体装置を例に
すれば、セラミツク基板１上の中央に半導体素子
２を搭載するダイヤタツチ部３、及びこのダイヤ
タツチ部３の周囲に半導体素子２から結線される
べくボンデイングパツド４が形成され、このボン
デイングパツド４は薄膜生成技術によりセラミツ
ク基板１上に形成された配線パターン５の端部が
金メツキされた部分である。この配線パターン５
は周知の真空蒸着、スパツタリング等の薄膜生成
技術及びエツチング技術がもちいられ、配線パタ
ーン５が複雑且つ微細なため、図示の通り、絶縁
保護層６内に二層にして形成され、配線パターン
領域７を成している。尚、この絶縁保護層６には
この配線パターン５を保護するため、ガラス、も
しくはポリイミド、ポリアミド、環化ブタジエン
ゴム等の有機高分子が使われる。また、配線パタ
ーン５のもう一方の端部からセラミツク基板１の
内部に形成されたスルーホール８を介し、セラミ
ツク基板１の下側に導出され、端子ピン９を導通
している。そこで、半導体素子２をダイヤタツチ
部３にダイボンデイングによつて搭載固定し、半
導体素子２とボンデイングパツド４の間をボンデ
イングワイヤ１０で結線し、半導体素子２を気密
封止するため配線パターン領域７を含む大きな封
着用のキヤツプ１１を使つて封着されることにな
る。このキヤツプ１１は金属製もしくはセラミツ
ク製であり、その封着部は金メツキされている。
尚、キヤツプ１１がセラミツク製である場合に
は、封着部は周知の厚膜生成技術により金属ペー
ストが印刷されるとともに焼付けられ、その上に
金メツキが施されている。またセラミツク基板１
の封着部１２も同様に周知の厚膜生成技術により
金属ペーストが印刷されるとともに焼付けられ、
その上に金メツキが施されている。そして、この
封着部１２上に封着材としてAu−Sn等から成る
金系のロー材１３が載置され、続けて、数分〜10
数分間300〜400℃の炉で加熱封着され、半導体装
置が得られる。
すれば、セラミツク基板１上の中央に半導体素子
２を搭載するダイヤタツチ部３、及びこのダイヤ
タツチ部３の周囲に半導体素子２から結線される
べくボンデイングパツド４が形成され、このボン
デイングパツド４は薄膜生成技術によりセラミツ
ク基板１上に形成された配線パターン５の端部が
金メツキされた部分である。この配線パターン５
は周知の真空蒸着、スパツタリング等の薄膜生成
技術及びエツチング技術がもちいられ、配線パタ
ーン５が複雑且つ微細なため、図示の通り、絶縁
保護層６内に二層にして形成され、配線パターン
領域７を成している。尚、この絶縁保護層６には
この配線パターン５を保護するため、ガラス、も
しくはポリイミド、ポリアミド、環化ブタジエン
ゴム等の有機高分子が使われる。また、配線パタ
ーン５のもう一方の端部からセラミツク基板１の
内部に形成されたスルーホール８を介し、セラミ
ツク基板１の下側に導出され、端子ピン９を導通
している。そこで、半導体素子２をダイヤタツチ
部３にダイボンデイングによつて搭載固定し、半
導体素子２とボンデイングパツド４の間をボンデ
イングワイヤ１０で結線し、半導体素子２を気密
封止するため配線パターン領域７を含む大きな封
着用のキヤツプ１１を使つて封着されることにな
る。このキヤツプ１１は金属製もしくはセラミツ
ク製であり、その封着部は金メツキされている。
尚、キヤツプ１１がセラミツク製である場合に
は、封着部は周知の厚膜生成技術により金属ペー
ストが印刷されるとともに焼付けられ、その上に
金メツキが施されている。またセラミツク基板１
の封着部１２も同様に周知の厚膜生成技術により
金属ペーストが印刷されるとともに焼付けられ、
その上に金メツキが施されている。そして、この
封着部１２上に封着材としてAu−Sn等から成る
金系のロー材１３が載置され、続けて、数分〜10
数分間300〜400℃の炉で加熱封着され、半導体装
置が得られる。
ところが、この半導体装置によるとキヤツプ１
１が大きくて封着部１２の封着面積が大きくな
り、相応して比較的多量のロー材１３が使われ、
このロー材１３が完全に溶融するには、通常より
加熱時間を長くするか、もしくは炉内の温度を高
める必要がある。この過酷な加熱の結果、半導体
素子２の熱特性が劣化したり、熱破壊されたりす
る問題があつた。当然ながら、このロー材量に対
して不十分な加熱条件に因り、ロー材１３が完全
に溶融せずして半導体装置が炉外に出されると、
半導体素子２の気密封止が不十分となり、半導体
装置として役立たなくなる。
１が大きくて封着部１２の封着面積が大きくな
り、相応して比較的多量のロー材１３が使われ、
このロー材１３が完全に溶融するには、通常より
加熱時間を長くするか、もしくは炉内の温度を高
める必要がある。この過酷な加熱の結果、半導体
素子２の熱特性が劣化したり、熱破壊されたりす
る問題があつた。当然ながら、このロー材量に対
して不十分な加熱条件に因り、ロー材１３が完全
に溶融せずして半導体装置が炉外に出されると、
半導体素子２の気密封止が不十分となり、半導体
装置として役立たなくなる。
また、封着部の封着面積を小さくするためキヤ
ツプを小さくし、配線パターン領域７の絶縁保護
層６上に封着部を設けることも考えられるが、元
来、この絶縁保護層６との密着強度は弱く、この
上に封着部を形成することはなかなか困難であ
る。しかも、封着に起因した、配線パターン５の
シヨート原因となり、信頼性に劣つた半導体装置
が提供されることになる。
ツプを小さくし、配線パターン領域７の絶縁保護
層６上に封着部を設けることも考えられるが、元
来、この絶縁保護層６との密着強度は弱く、この
上に封着部を形成することはなかなか困難であ
る。しかも、封着に起因した、配線パターン５の
シヨート原因となり、信頼性に劣つた半導体装置
が提供されることになる。
本考案は上記欠点に鑑み案出されたもので、そ
の目的とするところは薄膜生成技術及びエツチン
グ技術に依り形成された微細な高密度配線パター
ンを有した半導体装置に半導体素子を搭載する
際、半導体素子の封着部の封着面積を小さくして
Au−Sn等のロー材の使用量を少なくし、依つ
て、このロー材が完全に溶融し気密封止するため
の加熱条件を緩和し、その結果、半導体素子の欠
損がなく極めて信頼性の高い、しかも、集積回路
の高密度化及び端子数の増大化の進展に沿つた半
導体装置を提供することにある。
の目的とするところは薄膜生成技術及びエツチン
グ技術に依り形成された微細な高密度配線パター
ンを有した半導体装置に半導体素子を搭載する
際、半導体素子の封着部の封着面積を小さくして
Au−Sn等のロー材の使用量を少なくし、依つ
て、このロー材が完全に溶融し気密封止するため
の加熱条件を緩和し、その結果、半導体素子の欠
損がなく極めて信頼性の高い、しかも、集積回路
の高密度化及び端子数の増大化の進展に沿つた半
導体装置を提供することにある。
本考案によれば半導体素子が搭載された領域、
と、薄膜生成技術及びエツチング技術に依り形成
された配線パターン領域とを別個に形成した絶縁
基板この半導体素子搭載領域を気密封止する蓋部
材から構成され、この蓋部材は前記半導体素子搭
載領域と前記配線パターン形成領域を区分するよ
うに絶縁基板上に封着され、この封着部の下方の
絶縁基板内に設けられた導電路を介して前記半導
体素子と前記配線パターンとが接続したことを特
徴とする半導体装置が提供される。
と、薄膜生成技術及びエツチング技術に依り形成
された配線パターン領域とを別個に形成した絶縁
基板この半導体素子搭載領域を気密封止する蓋部
材から構成され、この蓋部材は前記半導体素子搭
載領域と前記配線パターン形成領域を区分するよ
うに絶縁基板上に封着され、この封着部の下方の
絶縁基板内に設けられた導電路を介して前記半導
体素子と前記配線パターンとが接続したことを特
徴とする半導体装置が提供される。
以下、本考案を詳細に説明する。
第２図は本考案の実施例を示し、第１図と同一
部分には同一符号が付してある。
部分には同一符号が付してある。
本考案の実施例では多層セラミツク基板１４上
の中央に半導体素子２が搭載するダイヤタツチ部
３、及び真空蒸着、スパツタリング等の薄膜生成
技術及びエツチング技術に依り形成された配線パ
ターン領域７を有し、この両方を区分するように
半導体素子２を気密封止する封着用のキヤツプ１
５が封着され、この半導体素子２及び配線パター
ン５とを接続するために封着部１６の下方の多層
セラミツク基板１４内に導電路１７が形成され
る。
の中央に半導体素子２が搭載するダイヤタツチ部
３、及び真空蒸着、スパツタリング等の薄膜生成
技術及びエツチング技術に依り形成された配線パ
ターン領域７を有し、この両方を区分するように
半導体素子２を気密封止する封着用のキヤツプ１
５が封着され、この半導体素子２及び配線パター
ン５とを接続するために封着部１６の下方の多層
セラミツク基板１４内に導電路１７が形成され
る。
多層セラミツク基板１４に導電路１７を形成す
るため、１枚のアルミナグリーンシートに各導電
路に対し２本ずつ対にしてスルーホールを形成
し、スルーホール内に導電体を充填し、依つて、
スルーホール導電体１８Ａ，１８Ｂがつくられ
る。もう一枚のアルミナグリーンシートには周知
のW.Mo等の厚膜印刷技術に依る導体パターン１
９を形成し、先のアルミナグリーンシートと接着
し焼成される。かくして、図に示す通り、一対の
スルーホール導電体１８Ａ，１８Ｂ及び導体パタ
ーン１９が導通され、導電路１７を有した多層セ
ラミツク基板１４がつくられる。
るため、１枚のアルミナグリーンシートに各導電
路に対し２本ずつ対にしてスルーホールを形成
し、スルーホール内に導電体を充填し、依つて、
スルーホール導電体１８Ａ，１８Ｂがつくられ
る。もう一枚のアルミナグリーンシートには周知
のW.Mo等の厚膜印刷技術に依る導体パターン１
９を形成し、先のアルミナグリーンシートと接着
し焼成される。かくして、図に示す通り、一対の
スルーホール導電体１８Ａ，１８Ｂ及び導体パタ
ーン１９が導通され、導電路１７を有した多層セ
ラミツク基板１４がつくられる。
また、この多層セラミツク基板１４の中央部に
半導体素子２が搭載されるダイヤタツチ部３、及
びこのダイヤタツチ部３の周囲に半導体素子２か
らワイヤボンデイングされるべく、金メツキされ
たボンデイングパツド２０が前記一対のスルーホ
ール導電体のうち、半導体素子２に近いスルーホ
ール導電体１８Ａと導通される位置に形成され
る。もう一方のスルーホール導電体１８Ｂは真空
蒸着、スパツタリング等の周知の薄膜生成技術に
依り形成された配線パターン５と導通しており、
配線パターンが複雑且つ微細なため、図示の通
り、絶縁保護層６内に二層に形成され、配線パタ
ーン領域７を成している。
半導体素子２が搭載されるダイヤタツチ部３、及
びこのダイヤタツチ部３の周囲に半導体素子２か
らワイヤボンデイングされるべく、金メツキされ
たボンデイングパツド２０が前記一対のスルーホ
ール導電体のうち、半導体素子２に近いスルーホ
ール導電体１８Ａと導通される位置に形成され
る。もう一方のスルーホール導電体１８Ｂは真空
蒸着、スパツタリング等の周知の薄膜生成技術に
依り形成された配線パターン５と導通しており、
配線パターンが複雑且つ微細なため、図示の通
り、絶縁保護層６内に二層に形成され、配線パタ
ーン領域７を成している。
尚、この絶縁保護層６にはこの配線パターン５
を保護するため、ガラス、もしくはポリイミド、
ポリアミド、環化ブタジエンゴム等の有機高分子
が使われる。そして配線パターン５のもう一方の
端部から多層セラミツク基板１４の内部に形成さ
れたスルーホール８を介し、多層セラミツク基板
１４の下側に導出され、端子ピン９に導通してい
る。
を保護するため、ガラス、もしくはポリイミド、
ポリアミド、環化ブタジエンゴム等の有機高分子
が使われる。そして配線パターン５のもう一方の
端部から多層セラミツク基板１４の内部に形成さ
れたスルーホール８を介し、多層セラミツク基板
１４の下側に導出され、端子ピン９に導通してい
る。
これにより、半導体素子２をダイヤタツチ部３
にダイボンデイングによつて搭載固定し、半導体
素子２とボンデイングパツド１８の間をボンデイ
ングワイヤ１０で結線し、封着用のキヤツプ１５
をセラミツク基板１４の封着部１６に接着材を介
して接着し、気密封止する。この封着のための封
着部１６はスルーホール導電体１８Ａ及び１８Ｂ
の多層セラミツク基板１４表面の中間部に位置
し、従来周知の厚膜生成技術により金属ペースト
を印刷、焼付るとともに金メツキを施すことによ
り形成されており、この封着部１６上に封着材と
してAu−Sn等から成る金系のロー材１３とキヤ
ツプ１５とを載置し、ロー材１３を加熱溶融させ
ることによつて封止される。この場合、封着部１
６の封着面積に応じロー材１３の使用量が決まつ
てくる。
にダイボンデイングによつて搭載固定し、半導体
素子２とボンデイングパツド１８の間をボンデイ
ングワイヤ１０で結線し、封着用のキヤツプ１５
をセラミツク基板１４の封着部１６に接着材を介
して接着し、気密封止する。この封着のための封
着部１６はスルーホール導電体１８Ａ及び１８Ｂ
の多層セラミツク基板１４表面の中間部に位置
し、従来周知の厚膜生成技術により金属ペースト
を印刷、焼付るとともに金メツキを施すことによ
り形成されており、この封着部１６上に封着材と
してAu−Sn等から成る金系のロー材１３とキヤ
ツプ１５とを載置し、ロー材１３を加熱溶融させ
ることによつて封止される。この場合、封着部１
６の封着面積に応じロー材１３の使用量が決まつ
てくる。
かくして、封着用のキヤツプが小さくなり、封
着面積が小さくなつたため、Au−Sn等のロー材
１３の使用量が少なくなり、その結果、Au−Sn
等のロー材１３が完全に溶融される加熱条件が緩
和され、半導体素子２の熱特性劣化及び熱破壊が
可及的に防止される。
着面積が小さくなつたため、Au−Sn等のロー材
１３の使用量が少なくなり、その結果、Au−Sn
等のロー材１３が完全に溶融される加熱条件が緩
和され、半導体素子２の熱特性劣化及び熱破壊が
可及的に防止される。
また、本考案実施例の多層セラミツク基板１４
では導電路が基板内部に設けられているが、導電
路の変形態様として、第３図のように単層セラミ
ツク基板２１を貫いたスルーホールを導電路２２
としてもよい。
では導電路が基板内部に設けられているが、導電
路の変形態様として、第３図のように単層セラミ
ツク基板２１を貫いたスルーホールを導電路２２
としてもよい。
第３図は導電路２２及び第２図の封着部１６の
近辺を含む要部拡大断面図である。
近辺を含む要部拡大断面図である。
単層セラミツク基板２１内に各導電路に対し一
対のスルーホールが基板を貫き、それぞれのスル
ーホール導電体２３は基板裏面に厚膜もしくは薄
膜の生成技術による導体パターン２４で結線さ
れ、この導体パターン２４は絶縁保護層６で被覆
されている。かくして出来た導電路２２において
も、上述の効果を奏することは自明であろう。
対のスルーホールが基板を貫き、それぞれのスル
ーホール導電体２３は基板裏面に厚膜もしくは薄
膜の生成技術による導体パターン２４で結線さ
れ、この導体パターン２４は絶縁保護層６で被覆
されている。かくして出来た導電路２２において
も、上述の効果を奏することは自明であろう。
以上の通り、本考案の半導体装置では集積回路
の高密度化及び端子数の増大化の進展に伴い、高
度な微細配線パターンが形成されるという効果に
加えて、薄膜生成技術の微細配線パターン形成に
依つて生じる半導体素子搭載領域の封着面積の増
大を避けるため、半導体素子と微細配線パターン
とを結ぶ導電路を基板内に設けたため、封着用キ
ヤツプ及び封着面積が小さく出来、その結果、
Au−Sn等のロー材の使用量が少なくなり、過酷
な加熱封着が及ぼす半導体素子の欠損が防止され
た、極めて信頼性の高い半導体装置が提供出来る
ことになつた。
の高密度化及び端子数の増大化の進展に伴い、高
度な微細配線パターンが形成されるという効果に
加えて、薄膜生成技術の微細配線パターン形成に
依つて生じる半導体素子搭載領域の封着面積の増
大を避けるため、半導体素子と微細配線パターン
とを結ぶ導電路を基板内に設けたため、封着用キ
ヤツプ及び封着面積が小さく出来、その結果、
Au−Sn等のロー材の使用量が少なくなり、過酷
な加熱封着が及ぼす半導体素子の欠損が防止され
た、極めて信頼性の高い半導体装置が提供出来る
ことになつた。
第１図は薄膜生成技術の配線パターンを有した
半導体装置の、従来の封着方法を示す断面図、第
２図は本考案半導体装置を示す断面図、また第３
図は本考案の変形態様を示した要部拡大断面図で
ある。 ２……半導体素子、４，２０……ボンデイング
パツド、５……配線パターン、６……絶縁保護
層、７……配線パターン領域、１０……ボンデイ
ングワイヤ、１１，１５……キヤツプ、１６……
封着部、１７，２２……導電路、１８Ａ，１８
Ｂ，２３……スルーホール導電体、１９，２４…
…導体パターン。
半導体装置の、従来の封着方法を示す断面図、第
２図は本考案半導体装置を示す断面図、また第３
図は本考案の変形態様を示した要部拡大断面図で
ある。 ２……半導体素子、４，２０……ボンデイング
パツド、５……配線パターン、６……絶縁保護
層、７……配線パターン領域、１０……ボンデイ
ングワイヤ、１１，１５……キヤツプ、１６……
封着部、１７，２２……導電路、１８Ａ，１８
Ｂ，２３……スルーホール導電体、１９，２４…
…導体パターン。
Claims (1)
- 半導体素子が搭載された領域と、薄膜生成技術
及びエツチング技術に依り形成された配線パター
ン領域とを別個に形成した絶縁基板と、該半導体
素子搭載領域を気密封止する蓋部材とから構成さ
れ、前記蓋部材は前記半導体素子搭載領域と前記
配線パターン領域を区分するように絶縁基板上に
封着され、且つ前記封着部の下方の絶縁基板内に
設けられた導電路を介して前記半導体素子と前記
配線パターンとが接続して成ることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982173735U JPS5977231U (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982173735U JPS5977231U (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977231U JPS5977231U (ja) | 1984-05-25 |
| JPS635237Y2 true JPS635237Y2 (ja) | 1988-02-12 |
Family
ID=30378401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982173735U Granted JPS5977231U (ja) | 1982-11-16 | 1982-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977231U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2575331B1 (fr) * | 1984-12-21 | 1987-06-05 | Labo Electronique Physique | Boitier pour composant electronique |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413966A (en) * | 1977-07-01 | 1979-02-01 | Nippon Electric Co | Substrate for multiilayer wiring |
| JPS5471572A (en) * | 1977-11-18 | 1979-06-08 | Fujitsu Ltd | Semiconductor device |
| JPS5731165A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Semiconductor device |
-
1982
- 1982-11-16 JP JP1982173735U patent/JPS5977231U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5977231U (ja) | 1984-05-25 |
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