JPS6352476A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS6352476A JPS6352476A JP19545086A JP19545086A JPS6352476A JP S6352476 A JPS6352476 A JP S6352476A JP 19545086 A JP19545086 A JP 19545086A JP 19545086 A JP19545086 A JP 19545086A JP S6352476 A JPS6352476 A JP S6352476A
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- Japan
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- electrode
- film
- semiconductor device
- metal
- metal electrode
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- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高融点金属を有するＭＯｓＦＥＴ（絶縁ゲート
電界効果トランジスタ）にキ」シ、特に上記金属電極と
配線金属との接触抵抗低減技術に関するＯ 〔従来技術〕 半導体装置において、下部電極と上部電極（配線）とを
層間絶縁膜の透孔（スルーホール）を通して電気的導通
を得る際に微細化されたスルーホール部の下部電極面に
おけろ生成物質によるコンタクト抵抗の増大を防止する
ための技術は、日経マグロウヒル社１９８５年９月号Ｎ
Ｉ Ｋ Ｋ Ｅ ＩＭＩＣＲＯＤＥＶＩＣＥＳ ｐ
、７７等に記載さｔ’Ｍｃいる。
電界効果トランジスタ）にキ」シ、特に上記金属電極と
配線金属との接触抵抗低減技術に関するＯ 〔従来技術〕 半導体装置において、下部電極と上部電極（配線）とを
層間絶縁膜の透孔（スルーホール）を通して電気的導通
を得る際に微細化されたスルーホール部の下部電極面に
おけろ生成物質によるコンタクト抵抗の増大を防止する
ための技術は、日経マグロウヒル社１９８５年９月号Ｎ
Ｉ Ｋ Ｋ Ｅ ＩＭＩＣＲＯＤＥＶＩＣＥＳ ｐ
、７７等に記載さｔ’Ｍｃいる。
この場合、下層電極はＡｆｆｌ−８ｉであり、スルーホ
ール部でのＳｉの析出を防止するたぬに熱処理条件を変
えろものである。
ール部でのＳｉの析出を防止するたぬに熱処理条件を変
えろものである。
ところで、ＭＯｓＦＥＴの微細化技術として、ソース・
ドレイン拡散のセルファライン（自己整合）技術が適用
でき、かつ、電極として低抵抗値を確保できる高融点金
属であるＭｏ（モリブデン）をゲート電極とするＭＯｓ
ＦＥＴが本発明者により開発されている。
ドレイン拡散のセルファライン（自己整合）技術が適用
でき、かつ、電極として低抵抗値を確保できる高融点金
属であるＭｏ（モリブデン）をゲート電極とするＭＯｓ
ＦＥＴが本発明者により開発されている。
このＭＯゲー）’ｔｅａ（下部電極）に対して上部電極
としてのＡＪ３配線を接続する必要があり、ＳｉＯ！系
の層間膜の透孔を通してＡＪ３を蒸着するが、その際に
Ｍｏ電極表面の酸化が問題となる。ここで本発明者によ
り検討されている電極部接続技術について述べる。なお
、この技術は必しも公知とされ姓技術ではない。
としてのＡＪ３配線を接続する必要があり、ＳｉＯ！系
の層間膜の透孔を通してＡＪ３を蒸着するが、その際に
Ｍｏ電極表面の酸化が問題となる。ここで本発明者によ
り検討されている電極部接続技術について述べる。なお
、この技術は必しも公知とされ姓技術ではない。
以下、第６図乃至第９図をひ照し、詳細に説明する。
ｔｌ）Ｓｉ基板１上にゲート酸化膜２を熱生成し、その
上に金属Ｍｏの電極３を形成しセルファラインによりソ
ース・ドレインＮ４を形成（第６図）、（２） パッ
シベーションとして５ＯＧ（スピン・オン・グラス）膜
５を約１０００＾の厚さに塗布（第７図）、（３１ソノ
上ＫＣＶＤ法によ’）ＰＳＧ（リン嗜シリケート・グラ
ス）膜６をデポジットする（第８図〕。
上に金属Ｍｏの電極３を形成しセルファラインによりソ
ース・ドレインＮ４を形成（第６図）、（２） パッ
シベーションとして５ＯＧ（スピン・オン・グラス）膜
５を約１０００＾の厚さに塗布（第７図）、（３１ソノ
上ＫＣＶＤ法によ’）ＰＳＧ（リン嗜シリケート・グラ
ス）膜６をデポジットする（第８図〕。
前記プロセスにおいて、５ｏ（４布（ｔＫベークにより
水分等を蒸発除去させるがそのベーク時の水分ＰＳＧデ
ポジットまでのＳＯＧ＆２吸湿、ＰＳＧデポジット温度
（４３０Ｃ）での５ＯＧＨ分離ガスとしての水蒸気及び
ＰＳＧデポジットガスとしてＳ ｉＮ４．Ｐ Ｈｓ 、
Ｏｔガスを用いるこのＯ，ガスによる酸性雰囲気の影響
により、金属電極が酸化し、酸化膜７が形成される（第
９図）。さらに、ＰＳＧＳボデポジット後ンシファイ処
１１（９００１：）により、ＰＳＧ膜がふたとなり、さ
らに金属ｄＬ極の酸化が促進される。
水分等を蒸発除去させるがそのベーク時の水分ＰＳＧデ
ポジットまでのＳＯＧ＆２吸湿、ＰＳＧデポジット温度
（４３０Ｃ）での５ＯＧＨ分離ガスとしての水蒸気及び
ＰＳＧデポジットガスとしてＳ ｉＮ４．Ｐ Ｈｓ 、
Ｏｔガスを用いるこのＯ，ガスによる酸性雰囲気の影響
により、金属電極が酸化し、酸化膜７が形成される（第
９図）。さらに、ＰＳＧＳボデポジット後ンシファイ処
１１（９００１：）により、ＰＳＧ膜がふたとなり、さ
らに金属ｄＬ極の酸化が促進される。
このように金′ｇ４′＃！Ｌ極が酸化されろと、この上
に接続したＡ！配線８とのコンタクト抵抗が大きくなり
、したがってゲート抵抗が大きくなり、へ１０ＳＦＥＴ
の特性に影響を与えることになる。
に接続したＡ！配線８とのコンタクト抵抗が大きくなり
、したがってゲート抵抗が大きくなり、へ１０ＳＦＥＴ
の特性に影響を与えることになる。
本発明は上記した問題点を克服するためになされたもの
であり、その目的は酸化され易〜・金属電極と他の金属
電極とのコンタクト抵抗の低減を図り、Ｍ ＯＳ Ｆ
Ｅ Ｔの性能を向上することにある。
であり、その目的は酸化され易〜・金属電極と他の金属
電極とのコンタクト抵抗の低減を図り、Ｍ ＯＳ Ｆ
Ｅ Ｔの性能を向上することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び絵付図面からあきらかになろう。
明細書の記述及び絵付図面からあきらかになろう。
本愚において開示されろ発明のうち代表的なものの概公
な簡単に説明すれば下記のとおりである。
な簡単に説明すれば下記のとおりである。
すなわち、半導体基体の表面に金属電極を形成し、この
金具１１也を覆うように比較的低温条件で半導体窒化膜
を形成し、この半導体窒化膜の上に半導体酸化物を主体
とする保獲絶縁膜を形成するものである。
金具１１也を覆うように比較的低温条件で半導体窒化膜
を形成し、この半導体窒化膜の上に半導体酸化物を主体
とする保獲絶縁膜を形成するものである。
上記手段によれば、低温度で生成される窒化膜の存在に
よってその後の熱処理で金属電極表面が酸化されるのを
阻止し、これと接続する他の配線との接触抵抗の増大を
防ぎ、前記目的を達成するものである。
よってその後の熱処理で金属電極表面が酸化されるのを
阻止し、これと接続する他の配線との接触抵抗の増大を
防ぎ、前記目的を達成するものである。
第１図乃至第５図は本発明の一実施例を示すものであり
て、ＭＯゲートＭＯ３ＦＥＴの製造プロセスを示す工程
断面図である。
て、ＭＯゲートＭＯ３ＦＥＴの製造プロセスを示す工程
断面図である。
以下、図面にそって各工程順に説明する。
（ｌｌｓｉ基板１を用意し、ゲート酸化膜（Ｓｉｎ、）
２を熱生成し、その上にＭｏを約４５０ ｏｆの厚さに
スパッタし、ホトレジストを用いてパターニングするこ
とにより金ｓ４１！極３を形成する。このあと上記電極
３をマスクとして不純物をイオン打込みし、アニールす
ることにより、ソース・ドレイン領域４を自己整合的に
形成する（第１図）。
２を熱生成し、その上にＭｏを約４５０ ｏｆの厚さに
スパッタし、ホトレジストを用いてパターニングするこ
とにより金ｓ４１！極３を形成する。このあと上記電極
３をマスクとして不純物をイオン打込みし、アニールす
ることにより、ソース・ドレイン領域４を自己整合的に
形成する（第１図）。
（２１金属電極形成後、バッジベージ１ン膜としてプラ
ズマ放電を利用して反応生成したＳ ｉＮ（シリコン窒
化物）を１０００〜２０００Ａの厚さに形成する（第２
図）。このＳｉＮの形成温度は約２６００である。この
プラズマＳｉＮ以外に、自身はＯ２を有せず、高温熱処
理において分解ガスを出すことなく、外からの取り込み
を完全に排除できる別の物質の被膜でもよい。
ズマ放電を利用して反応生成したＳ ｉＮ（シリコン窒
化物）を１０００〜２０００Ａの厚さに形成する（第２
図）。このＳｉＮの形成温度は約２６００である。この
プラズマＳｉＮ以外に、自身はＯ２を有せず、高温熱処
理において分解ガスを出すことなく、外からの取り込み
を完全に排除できる別の物質の被膜でもよい。
（３）このあと、ＳＯＧを塗布法により形成し、ゲート
逼極上面で１００ＯＡ程度の厚さのＳＯＧ膜５をゲート
側面段部を埋めるように形成し、ベークする（第３図）
。
逼極上面で１００ＯＡ程度の厚さのＳＯＧ膜５をゲート
側面段部を埋めるように形成し、ベークする（第３図）
。
（４１この上にＣＶＤ（気相化学堆積）法によるＰＳＧ
膜６を９００ＯＡ程度の厚さにデポジット丁る。次いで
９００Ｃで７ニールし、ＰＳＧをデンシファイする（第
４図）。
膜６を９００ＯＡ程度の厚さにデポジット丁る。次いで
９００Ｃで７ニールし、ＰＳＧをデンシファイする（第
４図）。
（５） このあと、ウェット法（弗酸）及びドライ法
によりコンタクト孔（スルーホール）をあケ１．すを蒸
着し、パターニングすることにより、上部Ａノミ極（配
線）８を形成する（第５図）。
によりコンタクト孔（スルーホール）をあケ１．すを蒸
着し、パターニングすることにより、上部Ａノミ極（配
線）８を形成する（第５図）。
上記したプロセスにおいて、工程（４１でＰＳＧ膜形成
時にＳＯＧ膜からの脱離ガス及び酸化性雰囲気をプラズ
マＳｉＮが在ることにより遮断する。
時にＳＯＧ膜からの脱離ガス及び酸化性雰囲気をプラズ
マＳｉＮが在ることにより遮断する。
又、そのあとのデンシファイのための９００Ｃでアニー
ルする際に、そのときの高温でのＳＯＧからの脱離ガス
によるＭＯの酸化をＳｉＮ膜で阻止することになる。
ルする際に、そのときの高温でのＳＯＧからの脱離ガス
によるＭＯの酸化をＳｉＮ膜で阻止することになる。
このようにプラズマＳｉＮによ−てＳＯＧ塗布・ベータ
時パッジベージ１ン時及びその後の熱処理による金５ｌ
ｉｔ極の酸化を防止できることにより、Ａｉ電極とのコ
ンタクト抵抗増大の不良をなくし、したがってバルク抵
抗の増大をなくし、ＭＯＳＦＥＴの性能を向上できる。
時パッジベージ１ン時及びその後の熱処理による金５ｌ
ｉｔ極の酸化を防止できることにより、Ａｉ電極とのコ
ンタクト抵抗増大の不良をなくし、したがってバルク抵
抗の増大をなくし、ＭＯＳＦＥＴの性能を向上できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定されろ
ものではなく、その要旨を逸脱しな〜・範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定されろ
ものではなく、その要旨を逸脱しな〜・範囲で種々変更
可能であることはいうまでもない。
たとえば、金属電極としてはＭ ｏ以外に、Ｍ 。
シリサイド、Ｗ（タングステン）、Ｗシリサイド等を使
用したＭＯＳＦＥＴ、ＭＯ３−ＩＣに応用し、同様の効
果が得られる。
用したＭＯＳＦＥＴ、ＭＯ３−ＩＣに応用し、同様の効
果が得られる。
本願において開示されろ発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは、下記のとおりであ
る。
て得られる効果を簡単に説明すれは、下記のとおりであ
る。
すなわち、パフシペーシｌン処理以前に金属電極をプラ
ズマＳｉＮで覆うことにより、上記処理による酸化を阻
止し、コンタクト抵抗不良を防止できろ。
ズマＳｉＮで覆うことにより、上記処理による酸化を阻
止し、コンタクト抵抗不良を防止できろ。
第１図乃至第５図は本発明の一実施例を示すＭＯ８ＦＥ
Ｔプロセスの工程断面図である。 第６図乃至第９図はこれまでのＭＯ３ＦＥＴプロセスの
工程断面図である。 １・・・Ｓｉ基板、２・・・ゲート酸化膜、３・・・金
属電極、４・・・ソース・ドレイン、５・・・Ｓ ＯＧ
ｍ、６・・・ＰＳＧ膜、７・・・α化膜、８・・・人１
電他、９・・・プラズマＳｉＮ膜。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 二 ４− ンー′２ ド−イ〉 タープ・−７２’でＳノυ１ギ
Ｔプロセスの工程断面図である。 第６図乃至第９図はこれまでのＭＯ３ＦＥＴプロセスの
工程断面図である。 １・・・Ｓｉ基板、２・・・ゲート酸化膜、３・・・金
属電極、４・・・ソース・ドレイン、５・・・Ｓ ＯＧ
ｍ、６・・・ＰＳＧ膜、７・・・α化膜、８・・・人１
電他、９・・・プラズマＳｉＮ膜。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図 第 ３ 二 ４− ンー′２ ド−イ〉 タープ・−７２’でＳノυ１ギ
Claims (1)
- 【特許請求の範囲】 １、半導体基体の表面上に金属からなる電極が形成され
、この電極を覆って保護絶縁膜が形成された半導体装置
であって、上記金属電極と保護絶縁膜との間に比較的低
温度で形成した半導体窒化膜を介在させたことを特徴と
する半導体装置。 ２、特許請求の範囲第１項に記載の半導体装置において
、上記電極はモリブデンからなる。 ３、半導体基体の上に金属からなる電極を形成し、上記
金属電極の上に保護絶縁膜を形成する以前にプラズマ法
により半導体窒化膜を生成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19545086A JPS6352476A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19545086A JPS6352476A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352476A true JPS6352476A (ja) | 1988-03-05 |
Family
ID=16341267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19545086A Pending JPS6352476A (ja) | 1986-08-22 | 1986-08-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352476A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880519A (en) * | 1997-05-15 | 1999-03-09 | Vlsi Technology, Inc. | Moisture barrier gap fill structure and method for making the same |
| KR100268300B1 (ko) * | 1996-09-30 | 2000-10-16 | 구본준 | 이중게이트절연막을 포함한 박막트랜지스터 |
-
1986
- 1986-08-22 JP JP19545086A patent/JPS6352476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268300B1 (ko) * | 1996-09-30 | 2000-10-16 | 구본준 | 이중게이트절연막을 포함한 박막트랜지스터 |
| US5880519A (en) * | 1997-05-15 | 1999-03-09 | Vlsi Technology, Inc. | Moisture barrier gap fill structure and method for making the same |
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