JPS6352476B2

JPS6352476B2 -

Info

Publication number: JPS6352476B2
Application number: JP1020679A
Authority: JP
Inventors: Junichi Nishizawa
Original assignee: Individual
Current assignee: Individual
Priority date: 1979-01-30
Filing date: 1979-01-30
Publication date: 1988-10-19
Also published as: JPS55102276A

Description

【発明の詳細な説明】本発明は、ゲートと主電流路となるチヤンネル
の間に存在する抵抗を流れるゲート電流の帰還作
用により、きわめて急峻に立ち上る電流電圧特性
を示し、導通時の抵抗のきわめて小さい半導体装
置に関する。

電界効果トランジスタ（以下FETと称す。）の
ドレイン電流とドレイン電圧の関係は、飽和ドレ
イン電圧に比べてドレイン電圧が小さい領域では
殆んど直線的である。すなわち、抵抗と同等の関
係を示すわけである。この電流と電圧の関係は、
接合型FET（以下JFETと称す。）、絶縁ゲート型
FET（以下MOSFETと称す。）のいずれの構造の
FETにおいても同様に現われる。また、パンチ
スルーFET及びそれと類似の不飽和型電流電圧
特性を示す静電誘導トランジスタ（以下SITと称
す。）は、MIS型でも接合型シヨツトキ型でもチ
ヤンネル中にキヤリアが存在するようなゲート電
圧状態では、殆んど完全に電流が直線的に増加す
る特性を示す。もちろん、大電流状態では少しず
つその増加傾向が減少する場合も存在する。ま
た、チヤンネルがゲート印加電圧の状態により完
全にピンチオフしていて、ソース前面に電位障壁
が生じている状態では、その電位障壁がドレイン
電圧の増加によつて低下させられるにつれて、電
位障壁を越えてソース側からドレイン側に流れる
キヤリアの量が略々指数関数的に増加する。結果
として、小ドレイン電流領域では、ドレイン電流
I_dはドレイン電圧V_dに対して指数関数的に増大す
る。すなわち、なる式に従つて、I_dはV_dに対して変化する。ηは
構造パラメータ、μは電圧増幅率、ｑは単位電
荷、Ｋはボルツマン定数、Ｔは温度である、いわ
ば、マクスウエルボルツマン統計に従つた電流増
大になつているわけである。

これまで述べたように、従来の半導体装置にお
いては、ドレイン電圧に対するドレイン電流の立
ち上がりが決してマツクスウエル・ボルツマン統
計を越えるものではなかつた。これに対して本願
発明者より、マツクスウエル・ボルツマン統計で
規定されるよりもはるかに急峻な立ち上がりを示
し極めて低インピーダンスを有する半導体装置
（以下極めて急峻なドレイン電流の立ち上がりを
示す半導体装置と称す）が提案されている。（特
開昭55−98872号）次に極めて急峻なドレイン電流の立ち上がりを
示す半導体装置について図面を用いて説明する。

第１図は、極めて急峻なドレイン電流の立ち上
がりを示す半導体装置の一実施例の断面構造であ
る。

n⁺領域１１はドレイン領域となる基板、n^-領
域１２はチヤンネルを構成するエピタキシヤル
層、n⁺領域１３はソース領域、p⁺領域１４はゲ
ート領域である。１１′，１３′，１４′は、Al、
Mo、Ｗ、Au等の金属や低抵抗ポリシリコンある
いは両者の複合層である、ドレイン電極、ソース
電極、ゲート電極である。１６は、SiO₂、
Si₃N₄、Al₂O₃、AlN等の絶縁層あるいはこれら
の複合絶縁層である。Ｗはゲート間隔、ｌはチヤ
ンネル長である。n^-領域１２の不純物密度N_Dに
もよることではあるが、ドレインに所定の電圧が
かかつた状態で、ゲート、チヤンネル間の拡散電
位だけでチヤンネルに高い電位障壁が生じて、ソ
ース領域からのキヤリア注入が抑えられ遮断状態
となるためには、すなわち、ノーマリオフ素子と
なるためには、l1Wは略々0.7以上、望ましくは
１以上値であることが要請される。この値は、チ
ヤンネル領域の不純物密度N_Dが大きくなるにつ
れて、またドレイン電圧が大きくなるにつれて、
大きくなつていく。第１図で、通常ソース、ゲー
トはインターデイジタル状に構成される。あるい
は、ソース領域がゲート領域に完全に囲まれるよ
うに構成される。

第１図の構造と殆んど同じ構造の半導体装置
を、第２図ａに示すようなマスクでn⁺ソース領
域、p⁺ゲート領域を構成する。第２図ａで領域
がn⁺ソース領域に相当するところであり、領
域がp⁺ゲート領域に相当するところである。
マスク状での寸法が図には示されている。SiO₂
膜、Si₃N₄膜のセルフアライン工程を用い、p⁺ゲ
ート領域の拡散深さ2.2μｍの素子を試作した。領
域、すなわちチヤンネルが9900ある素子であ
る。エピ層厚さは12μｍ、不純物密度５×10¹³cm
^-3である。この素子は、殆んど完全なノーマリオ
フ動作をする。すなわち、ゲート電位が零（ゲー
トとソースが同電位）の場合、ドレイン電流は殆
んど流れない。ゲート電圧を正に印加して始めて
ドレイン電流が流れ始める。この素子のドレイン
電流I_d、ドレイン電圧V_dの関係をゲート電圧をパ
ラメータに第２図ｂに示す。両対数グラフに結果
はプロツトされている。50ｍＶ程度以上のドレイ
ン電圧領域では、ドレイン電流は、ゲート電圧が
正で増大するにつれてドレイン電流は大きくなつ
ている。一方、ドレイン電圧の小さい領域では、
たとえば、ドレイン電流が流れ始めるドレイン電
圧の値は、ゲート電圧が0.3Vから0.65Vまでの間
は、ゲート電圧の増加とともに次第に低下する。
すなわち、電流は流れ易くなるのである。しか
し、ゲート電圧が0.7V、0.8Vとなるとドレイン
電流の流れ始めるドレイン電圧の値は逆に次第に
増加する。さらに、とくにゲート電圧が0.5Vよ
り大きい状態では、ドレイン電流は一度流れ始め
るときわめて急峻に立ち上る。たとえば、ゲート
電圧V_gが0.8Vの場合には、わずか、ドレイン電
圧２ｍＶ程度の増加で、ドレイン電流は８桁増大
する。第２図ｂの特性が示すように、この素子の
ドレイン電流が飽和するドレイン電圧は、ソー
ス、ドレイン間が12μｍもあるにもかかわらず、
0.1Vときわめて小さい。

すなわち、きわめて低いインピーダンスの素子
である。インピーダンスが小さく、飽和電圧が小
さいことから、極めて急峻なドレイン電流の立ち
上がりを示す素子は、低電圧で動作ししかも次段
の駆動能力が水きく集積回路に最適である。もち
ろん、また大電力の素子としても、導通時の電圧
降下がきわめて小さく、非常に効率の良い動作が
期待できる。

第２図ｂに示される特性からも明らかなよう
に、ドレイン電流が飽和した領域における、ドレ
イン電流I_dとゲート電圧V_gの関係は、ドレイン電
流が小さな領域（ゲート電圧が0.65V程度以下の
領域）では、殆んど完全に指数関数的である。す
なわち、と表わせる。第２図ｂに示される例では、前記の
式におけるｎは殆んど１に等しい。V_gが0.7V以
上になると、I_dは指数関数的増加よりややゆるや
かになる。

第２図ｃには、ドレイン電流I_dとゲート電流I_g
を、ドレイン電圧V_dの関係として示す。白抜き
の円がI_d、黒丸がI_gである。V_gが0.4V、0.5V、
0.6V、0.7Vの例が示されている。I_gはV_dの増加
につれて減少し、数100ｍＶ以上のV_dではI_gは殆
んど一定になつている。ドレイン電圧が小さな領
域では、ゲート、ドレイン間も順方向にバイアス
されてゲートからドレインに流れる電流が存在す
る。ドレイン電圧の増加とともにドレインに流れ
るゲート電流は減少し、最終的にはゲート、ソー
ス間の順方向電流に落ち着くことから、こうした
傾向が現われる。

ドレイン電流I_dが、わずか２、３ｍＶの電圧増
加で、７、８桁も増加するというこれまでのデバ
イスには全く見られなかつた、極めて急峻なドレ
イン電流の立ち上がりを示す半導体デバイスの動
作原理を以下に説明する。

第３図乃至第５図に原理説明のための図を示
す。

第３図は、切り込み領域の側壁の一部にp⁺ゲ
ートを設けたステツプカツト構造の素子を示して
いる。黒丸で示された点ｐは、チヤンネル断面方
向ではもつとも障壁電位が低く、ソース、ドレイ
ン方向ではもつとも障壁電位の高い、鞍部点状の
固有ゲートを示している。ゲートと固有ゲートｐ
の間には高い抵抗（仮想ベース抵抗γvbと称す）
が存在している。第４図は固有ゲートを通るゲー
ト、ゲート間のポテンシヤル分布の例を示す。こ
のポテンシヤルが高い程電子は到達しにくい。第
４図に示されるポテンシヤル分布は、チヤンネル
の不純物密度N_D、ゲート間隔Ｗ、チヤンネル長
ｌ、ドレイン電圧V_dによつて変化する。V_g＝０
では、非常に高い障壁が生じている場合を第４図
では示している。ゲートからのホール注入すなわ
ちゲート電流を一応考えない場合の、ゲートの順
方向電圧印加によるポテンシヤル分布変化が第４
図に示されている。V_g＝０、0.3V_bi、0.6V_bi、
0.8V_biの場合に対してである。V_biはゲート、チ
ヤンネル間拡散電位である。Siのp⁺n^-接合では、
V_biは0.6V〜0.8V程度の値になる。GaAsではも
う少し大きい。V_g＝0.6V_biになると、障壁高さは
十分低い。V_g＝0.8V_biでは、障壁はなくなつてい
る。第４図では、ゲート電流I_gを無視していた。
ゲートを順方向にバイアスするので、実際にはゲ
ート電流が流れる。ホールは、第４図に示される
ポテンシヤルの高い所程到達し易い。したがつ
て、多くのホールはゲートから固有ゲートに向つ
て注入されることになる。従つて、第３図の矢印
に示すようなゲート電流が流れるわけである。ド
レイン電圧が０もしくは小さい間は、ゲート、ド
レイン間も順方向にバイアスされているから、ゲ
ート、ソース間電流I_gsだけでなく、ゲート、ド
レイン間電流I_gd（図示はされていない。）を流れ
ていることになる。第３図で、n⁺領域２１，２
３はドレイン領域、ソース領域、n^-領域２２は
チヤンネルを構成する領域、p⁺領域２４はゲー
ト領域である。２１′，２３′，２４′はそれぞれ
ドレイン、ソース、ゲート電極、２６は絶縁層で
ある。

ノーマリオフ型素子にするためには、ゲート間
隔Ｗと不純物密度N_Dが、少なくともN_DW²＜2.0
×10¹⁵cm^-3（但しＷの単位はμｍである）を満す
ように選定する。チヤンネルは高抵抗領域で形成
される。したがつて、ゲート領域と固有ゲートも
しくは主電流通路の間に高い抵抗rvbが存在する
ことになる。この抵抗にゲート電流が流れるわけ
であるから、チヤンネル断面方向のポテンシヤル
は第４図に示されるようなものではなく、第５図
の点線で示されるような分布になる。すなわち、
ゲート電圧を順方向に印加しても、固有ゲート近
傍の電位はそれに伴つて第４図のように低下する
わけではなく第５図の点線で示されるような分布
になるのである。すなわち、ソースから見た障壁
の高さは実質的に高にままになるわけである。こ
の状態から、ドレイン電圧を印加していくと、ソ
ースからチヤンネルに流れ込み、それまではゲー
トに流れ込んでいた電子が、より電位的に低くさ
れた（流れ込み易い）ドレインに流れるようにな
る。すなわち、ゲート電流が減少するわけであ
る。ゲート電流が減少すると、固有ゲート近傍の
主電流路の電位障壁の高さが低くなる。低くなる
と、ますます電子はドレインに向つて流れ込むよ
うになり、ゲート電流は一層低下する。このよう
な帰還ループが有効に働いて、ドレイン電流がき
わめて急激に増大するわけである。

このようなドレイン電流の急激な増大がある半
導体装置はきわめて低インピーダンスであり、導
電時の電圧降下がきわめて小さく、非常に高効率
の小消費電力の動作を示す。集積回路にも大電力
のスイツチング素子にもきわめて有効である。

これまでノーマリオフ型素子について説明して
きたが、この技術思想はノーマリオフ型素子に限
られるわではない。チヤンネルの不純物密度が高
いか、ゲート間隔が広いかによりノーマリオン型
動作を示す素子においても、ゲートの順方向バイ
アスが深くなつて、ゲートからの少数キヤリア注
入が顕著になつた領域では同様の特性を得ること
ができる。ただし、この場合には、第２図に示す
急峻な立上りにくらべれば、やや立上りがゆるや
かになるし、電流の飽和が第２図ｂのものほど完
全ではなくなる。ドレイン電圧の影響がソース近
傍によく届くからである。いずれにしても、高不
純物密度領域より成るソース領域の近傍に固有ゲ
ート点が存在し、固有ゲート点近傍の主電流通路
とゲート間に大きな抵抗が存在し、この大きな抵
抗にゲート電流が流れるような構造のデバイスで
あれば同様の特性を示すわけである。固有ゲート
点を含むチヤンネル断面がいわば仮想ベースの役
割りを果し、その仮想ベースに大きなベース抵抗
が存在することが、極めて急峻なドレイン電流の
立ち上がりを示す半導体装置の特徴になるわけで
ある。

しかしながら第２図ｂをみればわかるように、
急峻にドレイン電流が立ち上がる閾値ドレイン電
圧は、ゲート電圧0.7V程度まではゲート電圧の
上昇とともに減少し、ゲート電圧0.7V程度以上
になると逆に増加し始める。この閾値ドレイン電
圧はゲート電圧に対して単調増加の傾向を示した
ほうが回路設計等のためには便利なことが多い。

本発明の目的は、少なくとも一部において電流
の増加が直線的増加や指数関数的増加よりさらに
急峻に立ち上がる特性を示し、電流が流れ始める
閾値ドレイン電圧が、制御電極電圧とともに次第
に増加する部分を含む特性を示すトランジスタサ
イリスタ集積回路などの半導体装置を提供するこ
とにある。

本発明は次に示すような構成によつて実現され
る。

ゲート・ドレイン間が、ドレイン電圧が小さい
間は順方向バイアスになつて、順方向電流が流れ
る。ソース・ドレイン間を流れる主電流とこのゲ
ート・ドレイン間順方向電流とは、向きが反対で
ある。したがつて、ドレイン電圧が小さい間は、
ゲート・ドレイン間電流の方が勝つている。ある
程度、ドレイン電圧が大きくなつて、ゲート・ド
レイン間電流が減少し、ソース・ドレイン間電流
が大きくなつく来ると、主電流が勝つてくるわけ
である。この主電流がドレインに流れ始めるしき
い値ドレイン電圧が、ゲート電圧とともに大きく
なるようにするには、ゲート・ドレイン間がダイ
オードとして電流が流れ易い構造であり、リー
ス・ドレイン間の主電流がやや流れにくい構造に
なつていればよい。以下図面を参照して本発明を
詳細に説明する。第６図は本発明の代表的構造例
である。n⁺領域２１，２３はそれぞれソース領
域、ドレイン領域、n^-領域２２はチヤンネルを
構成する領域、p⁺領域２４はゲート領域である。
２１′，２３′，２４′はソース、ドレイン、ゲー
ト電極である。ドレインの面積がソースより小さ
い、いわゆる倒立型構造になつている。ゲート・
ドレインが直接接触していてきわめて隣接して設
けられている。一方、ソースとゲートの間が離れ
ていて、ゲート間にできる固有ゲートとソース領
域の距離が遠く、かつその間が高抵抗率のn^-領
域であるから、直列抵抗が大きく主電流が流れに
くい。このように構成された本発明の半導体装置
の代表的な電流電圧（I_d−V_d）特性を第７図に示
す。I_d、V_d、V_gはそれぞれ、ドレイン電流、ド
レイン電圧、ゲート電圧である。V_gが0.3V程度
以下では、I_dは非常に小さい。V_g＝0.4、0.5、
0.6、0.7Vとなるにつれて、I_dが流れ始めるしき
い値ドレイン電圧Vdthは次第に大きくなつてい
る。ドレイン電圧がやや大きくなつたところでは
当然のことながら、順方向ゲート電圧V_gが大き
いほぼI_dは大きくなつている。

同様な特性、すなわち順方向ゲート電圧が大き
くなるにつれて、Vdthは大きくなりややV_dの大
きいところでは、V_gが大きい程I_dの大きい特性を
示す、本発明の他の実施例を第８、９図に示す。
いずれも半導体主表面から切り込みを設け、その
切り込まれた領域の側面に沿つてゲートが設けら
れている。第８図はドレインに隣接して、n^--領
域が設けられている。このn^--領域２５は、p^-領
域に置き換えてもよい。第９図は、ゲートがシヨ
ツトキ電極で構成されている。いずれも、ゲー
ト・ドレイン間が電流が流れ易く、ソース、固有
ゲート間が長くて直列抵抗が大きく、主電流が流
れにくい構造になつている。各領域の番号は第６
図と同じである。２６は絶縁層である。ゲート絶
縁層がやや導電性を有し、ゲートに電流が流れる
ような構造であれば、同様の構造は、絶縁ゲート
型（以後MOS型と称す）デバイスでも実現でき
る。その例を第１０図に示す。n⁺領域３１，３
４はソース領域、ドレイン領域である。３１′，
３４′，３５は、ソース電極、ドレイン電極、ゲ
ート電極である。ゲートのリーク電流がやはり、
ソースよりも、ややドレイン側に流れ易くなつて
いる構造である。

I_dの流れ始めるしきい値電圧は、ゲート電圧増
加とともに増加するが、ややドイレン電圧が大き
くなれば、ゲート電圧が大きい程、I_dは大きい。
これらの半導体装置においても、ゲートのリーク
電流と仮想ベース抵抗の負帰還作用は存在するか
ら、I_dのしきい値電圧近傍における電流の立上り
は急峻である。

ゲートに電流の流れ易い接合型、シヨツトキ型
ゲートでは、外部に抵抗を接続することにより急
峻なドレイン電流の立上りをさらに強調すること
ができる。rVbに、略々外部抵抗R0を加えた抵
抗値が負帰還に作用するわけである。

本発明の半導体装置は、ここで説明した具体例
に限られるものではないことは自明であろう。た
とえば導電型を全て反転した構造でもよいし、各
具体例の構造を種々に変形したり、組合わせたり
もできる。

要するに、主電流路となるチヤンネルの電位を
制御するゲートと、主電流路との間に高い抵抗が
存在し、主電流路とゲートの間に電流が流れる構
成で、ドレイン側に電流が流れるようになると、
ゲートに流れ込む電流が減少することによつて、
ゲート電圧によつてチヤンネルの電位制御が効率
よく行えるようになつて、ドレイン電流がますま
す増大する構造であつて、ゲート電流がドレイン
側に流れ易く、やや大きい直列抵抗が存在すれば
よいわけである。ゲート構造は接合型でもシヨツ
トキ型でも絶縁ゲート型でもよい。通常絶縁物と
呼ばれる物質を完全な絶縁体ぜあることはきわめ
てまれであり、微少ながら電流を流し得る性質を
主に考えれば高抵抗半導体と呼べるものである。
また動作モードはデプレツシヨン型でもエンハン
スメント型でもよい。ゲートを制御電極と総称す
る。

本発明の半導体装置は、従来公知の結晶成長技
術、拡散技術、イオン注入技術、微細加工技術、
リソグラフイ技術、CVD技術、熱酸化技術、配
線技術等により製造できる。

本発明の、ゲートと主電流路間の抵抗の帰還作
用により電流電圧特性が急峻に立上るべくなされ
かつドレイン電流が流れ始めるしきい値電圧が、
ゲート電圧と伴に大きくなる半導体装置は、導通
時の抵抗が小さく、変換コンダクタンスが大き
く、集積回路としては低エネルギで高速のものが
得られ、個別素子としては効率のよい高速のスイ
ツチングデバイスとなるなど、その工業的価値は
高い。

【図面の簡単な説明】

第１図は極めて急なドレイン電流の立ち上がり
を示す１実施例の半導体装置の断面図、第２図ａ
は第１図の装置を製造するのに用いるマスク例の
上面図、第２図ｂ，ｃは第１図の装置の代表的特
性図、第３図乃至第５図は極めて急峻なドレイン
電流の立ち上がりを示すの原理を説明するための
半導体装置の断面図、ゲート電流を無視した場合
と考慮した場合とのチヤンネル断面方向の電位分
布図、第６図は本発明の半導体装置の断面構造
例、第７図は本発明の半導体装置のI_d−V_d特性、
第８図及び第９図は本発明の他の実施例の半導体
装置の断面図、第１０図は本発明の他の実施例の
絶縁ゲート型半導体装置の断面図である。

Claims

【特許請求の範囲】１ソース、ドレインよりなる主電流を流すため
の２つの主電極と、前記２つの主電極間を電気的
に接続する高抵抗半導体のチヤンネル領域と、前
記チヤンネル領域に隣接して設けられたゲート電
極を少なくとも具備し、前記ゲート電極に順方向
バイアスを加えることによつて主電流を制御する
ことを特徴とする静電誘導トランジスタにおい
て、主電流が指数関数則よりも急峻に増加する特
性を主動作状態の一部に含むべく帰還作用を有す
る仮想ベース抵抗を、チヤンネル領域の寸法及び
不純物密度によつて、チヤンネル領域の少なくと
も一部に設定するとともに、前記ゲート電極を前
記ドレイン電極に近接して設けることにより、前
記主電流が急峻に増加する閾値電圧が前記ゲート
電極に印加した電圧とともに増大すべくなしたこ
とを特徴とする半導体装置。２前記ゲート電極に所定の外部インピーダンス
を接続し、前記仮想ベース抵抗を実質的に大なら
しめたことを特徴とする前記特許請求の範囲第１
項記載の半導体装置。