JPS6353573B2 - - Google Patents
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- JPS6353573B2 JPS6353573B2 JP54014120A JP1412079A JPS6353573B2 JP S6353573 B2 JPS6353573 B2 JP S6353573B2 JP 54014120 A JP54014120 A JP 54014120A JP 1412079 A JP1412079 A JP 1412079A JP S6353573 B2 JPS6353573 B2 JP S6353573B2
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Description
【発明の詳細な説明】
本発明は、ROMとRAMとより成る記憶装置
およびマイクロプログラム方式の処理装置を有す
るデータ処理システムにおいて、ROMと重複す
るRAMの領域をメモリ空間とは別のレジスタの
集りとして利用できるようにしたデータ処理シス
テムに関するものである。
およびマイクロプログラム方式の処理装置を有す
るデータ処理システムにおいて、ROMと重複す
るRAMの領域をメモリ空間とは別のレジスタの
集りとして利用できるようにしたデータ処理シス
テムに関するものである。
記憶装置をROMとRAMとから構成すること
は従来より行われているが、従来のROMと
RAMに対するアドレス割付としては第１図イ，
ロのようなものが知られている。第１図におい
て、１はROM、２はRAMをそれぞれ示してい
る。第１図イ，ロにおいては、ROM１に第０番
地ないし第Ｎ番地を割付けられRAM２に第Ｎ＋
１番地ないし第Ｍ番地を割付けるものである。い
ま、ROM１が2Kバイト、RAM２が64Kバイト
とすると、ROM１に第０番地ないし第2057番地
が割付けられ、RAM２に第2058番地ないし第
67593番地が割付けられる。なお、１ワードは８
ビツトであるとしている。ところが処理装置から
のアドレス・バスの幅が16ビツトとすると、第０
番地ないし第65535番地までしかアクセスするこ
とが出来ず、RAM２にアクセス出来ないアドレ
ス領域が生じてしまう。
は従来より行われているが、従来のROMと
RAMに対するアドレス割付としては第１図イ，
ロのようなものが知られている。第１図におい
て、１はROM、２はRAMをそれぞれ示してい
る。第１図イ，ロにおいては、ROM１に第０番
地ないし第Ｎ番地を割付けられRAM２に第Ｎ＋
１番地ないし第Ｍ番地を割付けるものである。い
ま、ROM１が2Kバイト、RAM２が64Kバイト
とすると、ROM１に第０番地ないし第2057番地
が割付けられ、RAM２に第2058番地ないし第
67593番地が割付けられる。なお、１ワードは８
ビツトであるとしている。ところが処理装置から
のアドレス・バスの幅が16ビツトとすると、第０
番地ないし第65535番地までしかアクセスするこ
とが出来ず、RAM２にアクセス出来ないアドレ
ス領域が生じてしまう。
本発明は、上記の考察に基づくものであつて、
ROMとRAMとより成る記憶装置およびマイク
ロプログラム方式の処理装置を有するデータ処理
システムにおいて、アドレス・バスの幅が充分広
くない場合でもRAMの全アドレス領域を使用で
きるようにしたデータ処理システムを提供するこ
とを目的としている。そしてそのため、本発明の
データ処理システムは、 ローカル記憶４、演算論理ユニツト５、割込み
フラグ・レジスタ６、データ・レジスタ７、アド
レス・レジスタ８、プログラム・カウンタ９、マ
イクロ・プログラム・カウンタ１０およびマイク
ロ命令レジスタ１１を持つマイクロプログラム方
式の処理装置３と、 ROM１と、 ROM１とアドレスが重複する記憶領域を持つ
RAM２と、 アドレス・レジスタ８のアドレスをROM１お
よびRAM２に送るためのアドレス・バスと、 データ・レジスタ７とROM１の間のデータ転
送およびデータ・レジスタ７とRAM２の間のデ
ータ転送を行うためのデータ・バスと、 ROM１のアクセス可／不可を制御するROM
選択信号およびRAM２のアクセス可／不可を制
御するRAM選択信号を生成する選択信号生成手
段１２，１３，１４，１５，１６，１７と を具備し、 ROM１と重複するアドレスを持つRAM２の
記憶領域には、機械命令に対応するマイクロルー
チンの先頭アドレスを求める場合や割込み処理ル
ーチンの先頭アドレスを求める場合に使用される
テーブル、サブルーチンからの復帰番地を記憶す
るスタツク及び各種のレジスタが割付けられ、 選択信号生成手段１２，１３，１４，１５，１
６，１７は、処理装置３からメモリ要求が出され
たこと、アドレス・バス上のアドレスが所定の範
囲に存在すること及びマイクロ命令レジスタ１１
に所定種類のマイクロ命令が存在しないことを条
件にして、ROM選択信号をアクセス可の値と
し、 処理装置３からメモリ要求が出され且つアドレ
ス・バス上のアドレスが所定の範囲に存在しない
場合にはRAM選択信号をアクセス可の値とする
と共に、マイクロ命令レジスタ１１に所定種類の
マイクロ命令が存在する場合にも、RAM選択信
号をアクセス可の値とするように構成されている
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
ROMとRAMとより成る記憶装置およびマイク
ロプログラム方式の処理装置を有するデータ処理
システムにおいて、アドレス・バスの幅が充分広
くない場合でもRAMの全アドレス領域を使用で
きるようにしたデータ処理システムを提供するこ
とを目的としている。そしてそのため、本発明の
データ処理システムは、 ローカル記憶４、演算論理ユニツト５、割込み
フラグ・レジスタ６、データ・レジスタ７、アド
レス・レジスタ８、プログラム・カウンタ９、マ
イクロ・プログラム・カウンタ１０およびマイク
ロ命令レジスタ１１を持つマイクロプログラム方
式の処理装置３と、 ROM１と、 ROM１とアドレスが重複する記憶領域を持つ
RAM２と、 アドレス・レジスタ８のアドレスをROM１お
よびRAM２に送るためのアドレス・バスと、 データ・レジスタ７とROM１の間のデータ転
送およびデータ・レジスタ７とRAM２の間のデ
ータ転送を行うためのデータ・バスと、 ROM１のアクセス可／不可を制御するROM
選択信号およびRAM２のアクセス可／不可を制
御するRAM選択信号を生成する選択信号生成手
段１２，１３，１４，１５，１６，１７と を具備し、 ROM１と重複するアドレスを持つRAM２の
記憶領域には、機械命令に対応するマイクロルー
チンの先頭アドレスを求める場合や割込み処理ル
ーチンの先頭アドレスを求める場合に使用される
テーブル、サブルーチンからの復帰番地を記憶す
るスタツク及び各種のレジスタが割付けられ、 選択信号生成手段１２，１３，１４，１５，１
６，１７は、処理装置３からメモリ要求が出され
たこと、アドレス・バス上のアドレスが所定の範
囲に存在すること及びマイクロ命令レジスタ１１
に所定種類のマイクロ命令が存在しないことを条
件にして、ROM選択信号をアクセス可の値と
し、 処理装置３からメモリ要求が出され且つアドレ
ス・バス上のアドレスが所定の範囲に存在しない
場合にはRAM選択信号をアクセス可の値とする
と共に、マイクロ命令レジスタ１１に所定種類の
マイクロ命令が存在する場合にも、RAM選択信
号をアクセス可の値とするように構成されている
ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。
第２図は本発明におけるアドレス割付けの１例
を示す図、第３図は本発明の１実施例のブロツク
図、第４図はRAMの重複アドレス領域の構成の
１例を示す図、第５図はサブルーチン・スタツク
を説明するための図、第６図はＩ／Ｏの割込制御
を説明するための図である。
を示す図、第３図は本発明の１実施例のブロツク
図、第４図はRAMの重複アドレス領域の構成の
１例を示す図、第５図はサブルーチン・スタツク
を説明するための図、第６図はＩ／Ｏの割込制御
を説明するための図である。
第２図に示す如く、本発明においては、ROM
１に対して第０番地ないし第Ｎ番地が割付けら
れ、RAM２に対して第０番地ないし第Ｍ−Ｎ番
地が割付けられる。RAM２の斜線部は重複する
アドレス領域を示している。ROM１とRAM２
には、マイクロプログラム、制御プログラム、処
理プログラムおよびデータが格納される。
１に対して第０番地ないし第Ｎ番地が割付けら
れ、RAM２に対して第０番地ないし第Ｍ−Ｎ番
地が割付けられる。RAM２の斜線部は重複する
アドレス領域を示している。ROM１とRAM２
には、マイクロプログラム、制御プログラム、処
理プログラムおよびデータが格納される。
第３図は本発明の１実施例のブロツク図であつ
て、３はマイクロプログラム方式の処理装置、４
はローカル記憶、５は演算論理ユニツト、６は割
込フラグ・レジスタ、７はデータ・レジスタ、８
はアドレス・レジスタ、９はプログラム・カウン
タ、１０はマイクロプログラム・カウンタ、１１
はマイクロ命令レジスタ、１２はデコーダ、１３
と１４は否定回路、１５と１６はAND回路、１
７はOR回路をそれぞれ示している。
て、３はマイクロプログラム方式の処理装置、４
はローカル記憶、５は演算論理ユニツト、６は割
込フラグ・レジスタ、７はデータ・レジスタ、８
はアドレス・レジスタ、９はプログラム・カウン
タ、１０はマイクロプログラム・カウンタ、１１
はマイクロ命令レジスタ、１２はデコーダ、１３
と１４は否定回路、１５と１６はAND回路、１
７はOR回路をそれぞれ示している。
いま、ROM１に対して第０番地ないし第2047
番地が割付けられ、RAM２に対して第０番地な
いし第65535番地が割付けられ、更にアドレス・
バス幅が16ビツトであると仮定する。アドレス情
報がA0ビツトないしA15ビツトであるとすると、
デコーダ１２は、A11ないしA15のそれぞれが論
理「０」であるときに、論理「１」のRAM指定
信号を出力し、その他の場合には論理「０」の
ROM指定信号を出力する。レジスタ指定信号は
例えばマイクロ命令レジスタ１１にセツトされた
マイクロ命令が、ブランチ・フアンクシヨン命令
又はプツシユ命令である場合に論理「１」とな
る。したがつて、ROM１に供給されるチツプ・
セレクト信号は、ビツトA11ないしA15が全て論
理「０」、レジスタ指定信号が論理「０」および
メモリ要求信号が論理「１」の場合に、論理
「１」となる。RAM２に供給されるチツプ・セ
レクト信号は、メモリ要求信号が論理「１」で且
つROM指定信号が論理「０」のとき又はレジス
タ指定信号が論理「１」のときに、論理「１」と
なる。
番地が割付けられ、RAM２に対して第０番地な
いし第65535番地が割付けられ、更にアドレス・
バス幅が16ビツトであると仮定する。アドレス情
報がA0ビツトないしA15ビツトであるとすると、
デコーダ１２は、A11ないしA15のそれぞれが論
理「０」であるときに、論理「１」のRAM指定
信号を出力し、その他の場合には論理「０」の
ROM指定信号を出力する。レジスタ指定信号は
例えばマイクロ命令レジスタ１１にセツトされた
マイクロ命令が、ブランチ・フアンクシヨン命令
又はプツシユ命令である場合に論理「１」とな
る。したがつて、ROM１に供給されるチツプ・
セレクト信号は、ビツトA11ないしA15が全て論
理「０」、レジスタ指定信号が論理「０」および
メモリ要求信号が論理「１」の場合に、論理
「１」となる。RAM２に供給されるチツプ・セ
レクト信号は、メモリ要求信号が論理「１」で且
つROM指定信号が論理「０」のとき又はレジス
タ指定信号が論理「１」のときに、論理「１」と
なる。
第４図はROM１と重複するRAM２のアドレ
ス領域の構成を示すものであつて、第４図におい
て、BF０ないしBF３はブランチ・テーブル、
SSはサブルーチン・スタツクをそれぞれ示して
いる。ブランチ・テーブルは、例えば機械命令に
対応するマイクロルーチンの先頭アドレスを求め
る場合や割込処理マイクロルーチンの先頭アドレ
スを求める場合に使用されるものである。サブル
ーチン・スタツクSSは、復帰アドレスをスタツ
クするものである。第５図は先頭アドレスの１例
を示すものであつて、ｉ＋１、ｊ＋１、ｋ＋１は
それぞれ復帰番地を示している。サブルーチン・
スタツクSSには、復帰番地ｉ＋１、ｊ＋１、ｋ
＋１がスタツクされる。
ス領域の構成を示すものであつて、第４図におい
て、BF０ないしBF３はブランチ・テーブル、
SSはサブルーチン・スタツクをそれぞれ示して
いる。ブランチ・テーブルは、例えば機械命令に
対応するマイクロルーチンの先頭アドレスを求め
る場合や割込処理マイクロルーチンの先頭アドレ
スを求める場合に使用されるものである。サブル
ーチン・スタツクSSは、復帰アドレスをスタツ
クするものである。第５図は先頭アドレスの１例
を示すものであつて、ｉ＋１、ｊ＋１、ｋ＋１は
それぞれ復帰番地を示している。サブルーチン・
スタツクSSには、復帰番地ｉ＋１、ｊ＋１、ｋ
＋１がスタツクされる。
第６図はIOの割込制御を説明するものであつ
て、IO１ないしIO３は入出力装置を示している。
割込フラグ・レジスタ６（第３図参照）は、入出
力装置IO１ないしIO３のそれぞれに対応するビ
ツトを有しており、入出力装置から割込がかけら
れた場合、対応するフラグ・ビツトが論理「１」
とされる。割込フラグ・レジスタ６の内容は所定
のタイミングでセンスされるが、割込フラグ・レ
ジスタ６が「000」のときはＡ番地が読出され、
「001」のときはＢ番地が読出され、「010」の場合
はＣ番地が読出される。以下、図示のとおりであ
る。
て、IO１ないしIO３は入出力装置を示している。
割込フラグ・レジスタ６（第３図参照）は、入出
力装置IO１ないしIO３のそれぞれに対応するビ
ツトを有しており、入出力装置から割込がかけら
れた場合、対応するフラグ・ビツトが論理「１」
とされる。割込フラグ・レジスタ６の内容は所定
のタイミングでセンスされるが、割込フラグ・レ
ジスタ６が「000」のときはＡ番地が読出され、
「001」のときはＢ番地が読出され、「010」の場合
はＣ番地が読出される。以下、図示のとおりであ
る。
次に、機械命令に対応するマイクロルーチンの
先頭アドレスを求める場合を例として本発明を説
明する。なお、この場合に使用されるブランチ・
テーブルはBF０であると仮定する。機械命令に
対応するマイクロルーチンの先頭アドレスを求め
るためには、ローカル記憶４の中の１つのレジス
タに機械命令のOPコードが格納される。次いで、
マイクロ命令レジスタ１１にブランチ・フアンク
シヨン命令がセツトされる。そのブランチ・フア
ンクシヨン命令のレジスタ指定パートは、機械命
令のOPコードが格納されているレジスタを指定
している。ブランチ・フアンクシヨン命令が解読
されると、OPコードがアドレス・レジスタ８に
セツトされ、メモリ・アクセスが行われる。この
場合、レジスタ指定信号が論理「１」とされ、
ROM１と重複するRAM２のブランチ・テーブ
ルBF０が索引され、OPコードで指定された番地
のデータが読出される。この読出データ又はこの
データで修飾されたマイクロプログラム・カウン
タの内容が機械命令に対応するマイクロルーチン
の先頭アドレスを示している。読出データ又は修
飾読出データは、マイクロプログラム・カウンタ
１０にセツトされて、機械命令に対応するマイク
ロルーチンが実行される。
先頭アドレスを求める場合を例として本発明を説
明する。なお、この場合に使用されるブランチ・
テーブルはBF０であると仮定する。機械命令に
対応するマイクロルーチンの先頭アドレスを求め
るためには、ローカル記憶４の中の１つのレジス
タに機械命令のOPコードが格納される。次いで、
マイクロ命令レジスタ１１にブランチ・フアンク
シヨン命令がセツトされる。そのブランチ・フア
ンクシヨン命令のレジスタ指定パートは、機械命
令のOPコードが格納されているレジスタを指定
している。ブランチ・フアンクシヨン命令が解読
されると、OPコードがアドレス・レジスタ８に
セツトされ、メモリ・アクセスが行われる。この
場合、レジスタ指定信号が論理「１」とされ、
ROM１と重複するRAM２のブランチ・テーブ
ルBF０が索引され、OPコードで指定された番地
のデータが読出される。この読出データ又はこの
データで修飾されたマイクロプログラム・カウン
タの内容が機械命令に対応するマイクロルーチン
の先頭アドレスを示している。読出データ又は修
飾読出データは、マイクロプログラム・カウンタ
１０にセツトされて、機械命令に対応するマイク
ロルーチンが実行される。
次に、IOの割込制御を例として本発明を説明
する。なお、この場合に使用されるブランチ・テ
ーブルはBF１であると仮定する。先ず割込フラ
グ・レジスタ６の内容がローカル記憶４内の１つ
のレジスタにセツトされる。そして、ブランチ・
フアンクシヨン命令によつてこのレジスタの内容
が読出され、その内容によつてブランチ・テーブ
ルBF１が策引される。ブランチ・テーブルBF１
には、Ｉ／Ｏ割込発生時における割込処理プログ
ラムの開始アドレスおよび割込が発生しない場合
の処理プログラムの開始アドレスが、各割込パタ
ーンに対応して格納されている。索引されたデー
タ又はマイクロプログラム・カウンタの内容と読
出データとの和が、マイクロプログラム・カウン
タ１０にセツトされ、そして制御記憶がアクセス
される。
する。なお、この場合に使用されるブランチ・テ
ーブルはBF１であると仮定する。先ず割込フラ
グ・レジスタ６の内容がローカル記憶４内の１つ
のレジスタにセツトされる。そして、ブランチ・
フアンクシヨン命令によつてこのレジスタの内容
が読出され、その内容によつてブランチ・テーブ
ルBF１が策引される。ブランチ・テーブルBF１
には、Ｉ／Ｏ割込発生時における割込処理プログ
ラムの開始アドレスおよび割込が発生しない場合
の処理プログラムの開始アドレスが、各割込パタ
ーンに対応して格納されている。索引されたデー
タ又はマイクロプログラム・カウンタの内容と読
出データとの和が、マイクロプログラム・カウン
タ１０にセツトされ、そして制御記憶がアクセス
される。
サブルーチンにジヤンプするに際しては、復帰
アドレスをサブルーチン・スタツクSSにプツシ
ユする必要がある。復帰アドレスをサブルーチ
ン・スタツクSSにプツシユするためにプツシユ
命令というマイクロ命令がマイクロ命令レジスタ
１１にセツトされる。プツシユ命令が実行される
と、ローカル記憶４内のスタツク・ポインタの内
容がアドレス・レジスタ８にセツトされ、プログ
ラム・カウンタ９の内容を＋１したものがデー
タ・レジスタ７にセツトされ、サブルーチン・ス
タツクSSに復帰アドレスがスタツクされる。
アドレスをサブルーチン・スタツクSSにプツシ
ユする必要がある。復帰アドレスをサブルーチ
ン・スタツクSSにプツシユするためにプツシユ
命令というマイクロ命令がマイクロ命令レジスタ
１１にセツトされる。プツシユ命令が実行される
と、ローカル記憶４内のスタツク・ポインタの内
容がアドレス・レジスタ８にセツトされ、プログ
ラム・カウンタ９の内容を＋１したものがデー
タ・レジスタ７にセツトされ、サブルーチン・ス
タツクSSに復帰アドレスがスタツクされる。
以上の説明から明らかなように、本発明のデー
タ処理システムは、ROMに隠れたRAMのアド
レス領域をメモリ空間とは別種のレジスタの集ま
りとして使用できるように構成されているので、
RAMの全アドレス領域を無駄なく使用すること
が出来る。
タ処理システムは、ROMに隠れたRAMのアド
レス領域をメモリ空間とは別種のレジスタの集ま
りとして使用できるように構成されているので、
RAMの全アドレス領域を無駄なく使用すること
が出来る。
第１図は従来のアドレス割付けを示す図、第２
図は本発明におけるアドレス割付けの１例を示す
図、第３図は本発明の１実施例のブロツク図、第
４図はRAMの重複アドレス領域の構成を示す
図、第５図はサブルーチン・スタツクを説明する
ための図、第６図はＩ／Ｏの割込制御を説明する
ための図である。 １……ROM、２……RAM、３……処理装置、
４……ローカル記憶、５……演算論理ユニツト、
６……割込フラグ・レジスタ、７……データ・レ
ジスタ、８……アドレス・レジスタ、９……プロ
グラム・カウンタ、１０……マイクロプログラ
ム・カウンタ、１１……マイクロ命令レジスタ、
１２……デコーダ、１３と１４……否定回路、１
５と１６……AND回路、１７……OR回路。
図は本発明におけるアドレス割付けの１例を示す
図、第３図は本発明の１実施例のブロツク図、第
４図はRAMの重複アドレス領域の構成を示す
図、第５図はサブルーチン・スタツクを説明する
ための図、第６図はＩ／Ｏの割込制御を説明する
ための図である。 １……ROM、２……RAM、３……処理装置、
４……ローカル記憶、５……演算論理ユニツト、
６……割込フラグ・レジスタ、７……データ・レ
ジスタ、８……アドレス・レジスタ、９……プロ
グラム・カウンタ、１０……マイクロプログラ
ム・カウンタ、１１……マイクロ命令レジスタ、
１２……デコーダ、１３と１４……否定回路、１
５と１６……AND回路、１７……OR回路。
Claims (1)
- 【特許請求の範囲】 １ ローカル記憶４、演算論理ユニツト５、割込
みフラグ・レジスタ６、データ・レジスタ７、ア
ドレス・レジスタ８、プログラム・カウンタ９、
マイクロ・プログラム・カウンタ１０およびマイ
クロ命令レジスタ１１を持つマイクロプログラム
方式の処理装置３と、 ROM１と、 ROM１とアドレスが重複する記憶領域を持つ
RAM２と、 アドレス・レジスタ８のアドレスをROM１お
よびRAM２に送るためのアドレス・バスと、 データ・レジスタ７とROM１の間のデータ転
送およびデータ・レジスタ７とRAM２の間のデ
ータ転送を行うためのデータ・バスと、 ROM１のアクセス可／不可を制御するROM
選択信号およびRAM２のアクセス可／不可を制
御するRAM選択信号を生成する選択信号生成手
段１２，１３，１４，１５，１６，１７と を具備し、 ROM１と重複するアドレスを持つRAM２の
記憶領域には、機械命令に対応するマイクロルー
チンの先頭アドレスを求める場合や割込み処理ル
ーチンの先頭アドレスを求める場合に使用される
テーブル、サブルーチンからの復帰番地を記憶す
るスタツク及び各種のレジスタが割付けられ、 選択信号生成手段１２，１３，１４，１５，１
６，１７は、処理装置３からメモリ要求が出され
たこと、アドレス・バス上のアドレスが所定の範
囲に存在すること及びマイクロ命令レジスタ１１
に所定種類のマイクロ命令が存在しないことを条
件にして、ROM選択信号をアクセス可の値と
し、 処理装置３からメモリ要求が出され且つアドレ
ス・バス上のアドレスが所定の範囲に存在しない
場合にはRAM選択信号をアクセス可の値とする
と共に、マイクロ命令レジスタ１１に所定種類の
マイクロ命令が存在する場合にも、RAM選択信
号をアクセス可の値とするように構成されている
ことを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412079A JPS55108052A (en) | 1979-02-09 | 1979-02-09 | Data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412079A JPS55108052A (en) | 1979-02-09 | 1979-02-09 | Data processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55108052A JPS55108052A (en) | 1980-08-19 |
| JPS6353573B2 true JPS6353573B2 (ja) | 1988-10-24 |
Family
ID=11852253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1412079A Granted JPS55108052A (en) | 1979-02-09 | 1979-02-09 | Data processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55108052A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225458A (ja) * | 1982-06-25 | 1983-12-27 | Nec Corp | シングル・チツプ・マイクロコンピユ−タ |
| JP5441216B2 (ja) * | 2010-02-24 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータ処理システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618729B2 (ja) * | 1973-06-11 | 1981-05-01 | ||
| JPS5092063A (ja) * | 1973-12-12 | 1975-07-23 | ||
| JPS5228823A (en) * | 1975-08-29 | 1977-03-04 | Sharp Corp | Rom control system |
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
-
1979
- 1979-02-09 JP JP1412079A patent/JPS55108052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55108052A (en) | 1980-08-19 |
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