JPS6353977A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6353977A JPS6353977A JP19706286A JP19706286A JPS6353977A JP S6353977 A JPS6353977 A JP S6353977A JP 19706286 A JP19706286 A JP 19706286A JP 19706286 A JP19706286 A JP 19706286A JP S6353977 A JPS6353977 A JP S6353977A
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- Japan
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- source
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の目的〕
（産業上の利用分野）
本発明は半導体装置の形状及びその形成方法に関する。
（従来の技術）
ＭＯＳ −ＦＥＴのショートチャネル効果を抑制するた
めにゲートのＭＯ３界面をＳｉ基板表面よりも深く作り
、実効的なソース、ドレイン部の接合深さを浅くした半
導体装置が知られている。第１図はその様な装置の断面
図を示したものである。第１図の構造は以下の工程によ
り形成される。第１の多結晶５ｉｌｌを堆積後ホトレジ
ストをマスクにしてゲート部のみＲＩＥエツチングする
１次いで熱酸化によりゲート酸化膜１２を形成後ゲート
電極用の多結晶５ｉ１３を堆積し、再びホトレジストを
用いエツチングにより電極を形成、その後熱酸化膜をゲ
ート部のみ残してエツチングする。次に第１の多結晶５
ｉｌｌをホトレジストでソース、ドレイン部を残しエツ
チング、酸化膜１４を全面に堆積した後、第１の多結晶
Ｓｉからの拡散によりソース、ドレイン拡散層１５を形
成する。この方法でＦ！造された半導体装置では実効的
なソース、ドレインの接合深さの制御がむずかしい、ソ
ース、ゲート、ドレイン間の絶縁がうまくとれない、ゲ
ート・ドレイン、ゲート・ソース間の容景が大きい、ゲ
ート酸化膜の角の部分に電界が集中し、ゲートリークが
起きやすいという問題がある。またエッチバックを用い
ているために工程が複雑になっている。
めにゲートのＭＯ３界面をＳｉ基板表面よりも深く作り
、実効的なソース、ドレイン部の接合深さを浅くした半
導体装置が知られている。第１図はその様な装置の断面
図を示したものである。第１図の構造は以下の工程によ
り形成される。第１の多結晶５ｉｌｌを堆積後ホトレジ
ストをマスクにしてゲート部のみＲＩＥエツチングする
１次いで熱酸化によりゲート酸化膜１２を形成後ゲート
電極用の多結晶５ｉ１３を堆積し、再びホトレジストを
用いエツチングにより電極を形成、その後熱酸化膜をゲ
ート部のみ残してエツチングする。次に第１の多結晶５
ｉｌｌをホトレジストでソース、ドレイン部を残しエツ
チング、酸化膜１４を全面に堆積した後、第１の多結晶
Ｓｉからの拡散によりソース、ドレイン拡散層１５を形
成する。この方法でＦ！造された半導体装置では実効的
なソース、ドレインの接合深さの制御がむずかしい、ソ
ース、ゲート、ドレイン間の絶縁がうまくとれない、ゲ
ート・ドレイン、ゲート・ソース間の容景が大きい、ゲ
ート酸化膜の角の部分に電界が集中し、ゲートリークが
起きやすいという問題がある。またエッチバックを用い
ているために工程が複雑になっている。
（発明が解決しようとする問題点）
この発明は上述した従来装置の欠点を改良したもので実
効的なソース、ドレインの接合深さの制御、ソース、ゲ
ート、ドレイン間の絶縁が簡単にできる溝掘りゲートＭ
Ｏ３−ＦＥＴ製造プロセスを提供することを目的とする
。また本発明によりゲート・ドレイン、ゲート・ソース
間の容量が小さく、ゲート酸化膜角でのゲートリークの
少ない溝掘りゲートＭＯ３−ＦＥＴを提供することがで
きる。
効的なソース、ドレインの接合深さの制御、ソース、ゲ
ート、ドレイン間の絶縁が簡単にできる溝掘りゲートＭ
Ｏ３−ＦＥＴ製造プロセスを提供することを目的とする
。また本発明によりゲート・ドレイン、ゲート・ソース
間の容量が小さく、ゲート酸化膜角でのゲートリークの
少ない溝掘りゲートＭＯ３−ＦＥＴを提供することがで
きる。
（問題点を解決するための手段）
上記の問題点を解決するために１本発明はソース、ドレ
イン拡散層形成後、ゲート領域定義用の膜を堆積し、そ
れをホトレジストをマスクにしてエツチングし、次いで
開口部の拡散層のみを、低抵抗のＳｉを早くエツチング
する液またはＲＩＥとそれとの併用でエツチングした後
、熱酸化によりゲート酸化を形成、ゲート材料を全面堆
積後、リフトオフ法を用いてゲート部分のみゲート材料
を残しさらに絶縁膜を堆積してから、コンタクト部を形
成するというＭＯＳ −ＦＥＴ形成方法を特徴とする。
イン拡散層形成後、ゲート領域定義用の膜を堆積し、そ
れをホトレジストをマスクにしてエツチングし、次いで
開口部の拡散層のみを、低抵抗のＳｉを早くエツチング
する液またはＲＩＥとそれとの併用でエツチングした後
、熱酸化によりゲート酸化を形成、ゲート材料を全面堆
積後、リフトオフ法を用いてゲート部分のみゲート材料
を残しさらに絶縁膜を堆積してから、コンタクト部を形
成するというＭＯＳ −ＦＥＴ形成方法を特徴とする。
（作用）
図２（ｂ）に低抵抗の８１のみを早くエツチングする液
によるエツチング後の形状。図２（Ｃ）にゲート酸化、
ゲート電極材料堆積後の形状を示す、ソース・ドレイン
拡散層のみがそのエツチング液で除去されるため拡散層
と基板との接合深さまでちょうどゲートが掘られる結果
となる。また液によるエツチングを用いているためゲー
ト酸化膜の形状はその角が丸い形状を示すとともに横方
向へのエツチングによりゲート電極とソース・ドレイン
拡散層の間にすき間を作る結果となる。
によるエツチング後の形状。図２（Ｃ）にゲート酸化、
ゲート電極材料堆積後の形状を示す、ソース・ドレイン
拡散層のみがそのエツチング液で除去されるため拡散層
と基板との接合深さまでちょうどゲートが掘られる結果
となる。また液によるエツチングを用いているためゲー
ト酸化膜の形状はその角が丸い形状を示すとともに横方
向へのエツチングによりゲート電極とソース・ドレイン
拡散層の間にすき間を作る結果となる。
（実施例）
次に本発明を１実施例につき図面を参照し詳述する０図
２（ａ）〜（ｅ）は本発明による半導体装置の形成方法
を概略説明するための断面図である。シリコン基板２０
表面に不純物、例えばボロンのイオン注入、拡散などに
よりソース、ドレイン用の拡散層２１を形成し、次にゲ
ート領域定義用のシリコン窒化膜２２を堆積させる０次
にホトレジストをマスクにして窒化膜をＲＩＥにより部
分的に除去しホトレジストを除去する。ついでフッ酸、
硝酸。
２（ａ）〜（ｅ）は本発明による半導体装置の形成方法
を概略説明するための断面図である。シリコン基板２０
表面に不純物、例えばボロンのイオン注入、拡散などに
よりソース、ドレイン用の拡散層２１を形成し、次にゲ
ート領域定義用のシリコン窒化膜２２を堆積させる０次
にホトレジストをマスクにして窒化膜をＲＩＥにより部
分的に除去しホトレジストを除去する。ついでフッ酸、
硝酸。
酢酸及びヨウ素の混合液を用いてゲート部のＳｉの低抵
抗部のみを選択的に除去する。ゲート酸化膜２３を形成
した後ゲート電極として多結晶５ｉ２４を全面に堆積さ
せる。次にゲート部分以外の多結晶Ｓｉを熱リン酸を使
ったりフトオフ法により除去し、酸化膜２５を堆積し、
最後にホトエツチングによりコンタクト開口後アルミニ
ウムまたはアルミニウム合金２６を全面に堆積、ホトエ
ツチングにより電極配線を形成する。
抗部のみを選択的に除去する。ゲート酸化膜２３を形成
した後ゲート電極として多結晶５ｉ２４を全面に堆積さ
せる。次にゲート部分以外の多結晶Ｓｉを熱リン酸を使
ったりフトオフ法により除去し、酸化膜２５を堆積し、
最後にホトエツチングによりコンタクト開口後アルミニ
ウムまたはアルミニウム合金２６を全面に堆積、ホトエ
ツチングにより電極配線を形成する。
上の実施例ではフッ酸、硝酸、酢酸及びヨウ素の混合液
をＳｉの低抵抗部の選択エツチングに使用しているが、
この液のみのエツチングの他にＲ工Ｅ′で拡散層をある
適当までけずってから混合液でのエツチングをするとい
う方法を用いてもよい、またゲート電極材料として多結
晶Ｓｌを用いているがシリコン窒化膜と選択的にエツチ
ングできる材料ならば金属、シリサイドを問わない。
をＳｉの低抵抗部の選択エツチングに使用しているが、
この液のみのエツチングの他にＲ工Ｅ′で拡散層をある
適当までけずってから混合液でのエツチングをするとい
う方法を用いてもよい、またゲート電極材料として多結
晶Ｓｌを用いているがシリコン窒化膜と選択的にエツチ
ングできる材料ならば金属、シリサイドを問わない。
本発明によれば実効的なソース、ドレインの接合深さを
常にほぼＯにすること、またソース、ゲート、ドレイン
の間隔を適当にとることが簡単にできる。またそれに伴
ってゲート・ドレイン、ゲート・ソース間の容量を小さ
くすること、ドレイン、ゲート、ソース電極間の絶縁を
確実にとることができ、掘った溝の底が丸まっているた
めにゲート酸化膜角での電界集中を少なくすることがで
きる。またリフトオフ法を用いているためレジスト工程
の数が通常のＭＯＳＦＥＴとかわらず、従来の方法より
少ないことも本発明の特徴である。
常にほぼＯにすること、またソース、ゲート、ドレイン
の間隔を適当にとることが簡単にできる。またそれに伴
ってゲート・ドレイン、ゲート・ソース間の容量を小さ
くすること、ドレイン、ゲート、ソース電極間の絶縁を
確実にとることができ、掘った溝の底が丸まっているた
めにゲート酸化膜角での電界集中を少なくすることがで
きる。またリフトオフ法を用いているためレジスト工程
の数が通常のＭＯＳＦＥＴとかわらず、従来の方法より
少ないことも本発明の特徴である。
第１図は従来の半導体装置の断面図、第２図は本発明に
よる半導体装置の形成方法を示す説明図である。 １０・・・シリコン基板 １１・・・第１の多結晶５
１１２・・・ゲート酸化膜 １３・・・第２′＠、極
用多結晶５ｉ１４・・・シリコン酸化膜 １５・・・ソース、ドレイン拡散層 １６・・・電極配線用ＡＱ １７・・・素子分離用シリコン酸化膜 ２０・・・シリコン基板 ２１・・・ソース、ドレイン用拡散層 ２２・・・シリコン窒化膜 ２３・・・ゲート酸化膜
２４・・・ゲート電極用多結晶５ｉ ２５・・・シリコン酸化膜 ２６・・・電極配線用Ａ
Ｑ代理人 弁理士 則 近 憲 佑 同 竹花喜久男 第 ２ 図
よる半導体装置の形成方法を示す説明図である。 １０・・・シリコン基板 １１・・・第１の多結晶５
１１２・・・ゲート酸化膜 １３・・・第２′＠、極
用多結晶５ｉ１４・・・シリコン酸化膜 １５・・・ソース、ドレイン拡散層 １６・・・電極配線用ＡＱ １７・・・素子分離用シリコン酸化膜 ２０・・・シリコン基板 ２１・・・ソース、ドレイン用拡散層 ２２・・・シリコン窒化膜 ２３・・・ゲート酸化膜
２４・・・ゲート電極用多結晶５ｉ ２５・・・シリコン酸化膜 ２６・・・電極配線用Ａ
Ｑ代理人 弁理士 則 近 憲 佑 同 竹花喜久男 第 ２ 図
Claims (1)
- 溝掘りゲートＭＯＳＦＥＴ製造においてソース、ドレイ
ン用不純物拡散層を形成し、この拡散層上にゲート領域
定義用の膜を堆積してホトエッチングでパターニングし
た後、低抵抗Ｓｉのみを選択的に早くエッチングするエ
ッチング液、若しくはこのエッチング液とＲＩＥエッチ
ングとの併用によりゲート用溝掘りを行ないゲート電極
をゲート領域定義用の膜を用いたリフトオフ法を用いて
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706286A JPS6353977A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706286A JPS6353977A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353977A true JPS6353977A (ja) | 1988-03-08 |
Family
ID=16368079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19706286A Pending JPS6353977A (ja) | 1986-08-25 | 1986-08-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2844396A1 (fr) * | 2002-09-06 | 2004-03-12 | St Microelectronics Sa | Procede de realisation d'un composant electronique integre et dispositif electrique incorporant un composant integre ainsi obtenu |
-
1986
- 1986-08-25 JP JP19706286A patent/JPS6353977A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2844396A1 (fr) * | 2002-09-06 | 2004-03-12 | St Microelectronics Sa | Procede de realisation d'un composant electronique integre et dispositif electrique incorporant un composant integre ainsi obtenu |
| US7041585B2 (en) | 2002-09-06 | 2006-05-09 | Stmicroelectronics S.A. | Process for producing an integrated electronic component |
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