JPS635462A - マイクロプログラムローディング方法 - Google Patents
マイクロプログラムローディング方法Info
- Publication number
- JPS635462A JPS635462A JP61150248A JP15024886A JPS635462A JP S635462 A JPS635462 A JP S635462A JP 61150248 A JP61150248 A JP 61150248A JP 15024886 A JP15024886 A JP 15024886A JP S635462 A JPS635462 A JP S635462A
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- Japan
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- microprogram
- processor
- sub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムのマイクロプログ
ラムローディング方式に関し、特に副プロセッサ障害時
の縮退運用に好適なマイクロプログラムローディング方
式に関するものである。
ラムローディング方式に関し、特に副プロセッサ障害時
の縮退運用に好適なマイクロプログラムローディング方
式に関するものである。
従来のマルチプロセッサシステムのマイクロプログラム
ローディング方式は、例えば、特開昭５９−１１１５３
９号公報に記載のように、主プロセッサのマイクロプロ
グラム部と副プロセッサのマイクロプログラム部に分け
てローディングし、副プロセッサのマイクロプログラム
ローディング時エラーとなった場合には、主プロセッサ
のマイクロプログラム部のみローディングし、主プロセ
ッサのみでシステムが稼働可能としたものが知られてい
る。また、特開昭５９−１１４８３７号公報に記載のよ
うに、副プロセッサ動作時と切離し動作時の各マイクロ
プログラムを制御メモリでオーバーレイ構造に配置する
ことにより、副プロセフサエラー時には、切離し動作時
のマイクロプログラムで命令を実行するようにしたもの
が知られている。
ローディング方式は、例えば、特開昭５９−１１１５３
９号公報に記載のように、主プロセッサのマイクロプロ
グラム部と副プロセッサのマイクロプログラム部に分け
てローディングし、副プロセッサのマイクロプログラム
ローディング時エラーとなった場合には、主プロセッサ
のマイクロプログラム部のみローディングし、主プロセ
ッサのみでシステムが稼働可能としたものが知られてい
る。また、特開昭５９−１１４８３７号公報に記載のよ
うに、副プロセッサ動作時と切離し動作時の各マイクロ
プログラムを制御メモリでオーバーレイ構造に配置する
ことにより、副プロセフサエラー時には、切離し動作時
のマイクロプログラムで命令を実行するようにしたもの
が知られている。
上記前者の従来例の方式では、ローディング中のエラー
時のみにしか適用されず、ローディング後の副プロセッ
サのエラーについては、配慮されていなかった。さらに
、この方式で、副プロセッサのマイクロプログラムロー
ディング中にエラーが発生した場合には、副プロセッサ
を動作させる命令が発行された時、マイクロプログラム
は、トラップとし、ソフトウェアインタプリタでこの命
令相当の実行（縮退運用）を行わせていたため、処理速
度が著しく低下するという問題があった。また、後者の
従来例の装置では、主プロセッサシステムのみで運用す
る場合にも、２つのマイクロプログラムを選択するアド
レス決定回路が必須となっているので、ハードウェア量
が増加し、コスト高となるという問題があった。
時のみにしか適用されず、ローディング後の副プロセッ
サのエラーについては、配慮されていなかった。さらに
、この方式で、副プロセッサのマイクロプログラムロー
ディング中にエラーが発生した場合には、副プロセッサ
を動作させる命令が発行された時、マイクロプログラム
は、トラップとし、ソフトウェアインタプリタでこの命
令相当の実行（縮退運用）を行わせていたため、処理速
度が著しく低下するという問題があった。また、後者の
従来例の装置では、主プロセッサシステムのみで運用す
る場合にも、２つのマイクロプログラムを選択するアド
レス決定回路が必須となっているので、ハードウェア量
が増加し、コスト高となるという問題があった。
本発明の目的は、このような従来の問題を解決し、マル
チプロセッサシステムにおいて、副プロセッサ異常時の
縮退運用を特定のハードウェアを必要とせず、かつ、処
理速度の低下を最小限に抑えるマイクロプログラムロー
ディング方式を提供することにある。
チプロセッサシステムにおいて、副プロセッサ異常時の
縮退運用を特定のハードウェアを必要とせず、かつ、処
理速度の低下を最小限に抑えるマイクロプログラムロー
ディング方式を提供することにある。
〔問題点を解決するための手段］
上記問題点を解決するため、本発明では、低速に各種処
理を行う主プロセッサと高速に各種処理を行う副プロセ
ッサを有するマルチプロセッサシステムにおいて、上記
副プロセッサ動作時と切離し動作時の各マイクロプログ
ラムを外部記憶装置に有し、上記副プロセッサ動作時の
マイクロプログラムに副プロセッサの診断を行う診断プ
ログラムを設け、上記副プロセッサ動作時のマイクロプ
ログラムをローディングした後、上記診断プログラムを
実行し、上記副プロセッサの診断結果に異常を検出した
時、上記切離し動作時のマイクロプログラムをローディ
ングすることに特徴がある。
理を行う主プロセッサと高速に各種処理を行う副プロセ
ッサを有するマルチプロセッサシステムにおいて、上記
副プロセッサ動作時と切離し動作時の各マイクロプログ
ラムを外部記憶装置に有し、上記副プロセッサ動作時の
マイクロプログラムに副プロセッサの診断を行う診断プ
ログラムを設け、上記副プロセッサ動作時のマイクロプ
ログラムをローディングした後、上記診断プログラムを
実行し、上記副プロセッサの診断結果に異常を検出した
時、上記切離し動作時のマイクロプログラムをローディ
ングすることに特徴がある。
本発明のローディング方式は、副プロセッサのマイクロ
プログラムにより、副プロセッサを診断し、正常であれ
ばそのまま副プロセッサを使用した高速なマイクロプロ
グラムを実行し、もし異常であれば再度、主プロセッサ
のみで実行する低速なマイクロプログラムをローディン
グし直す・。それによって、副プロセッサが異常な場合
にでも。
プログラムにより、副プロセッサを診断し、正常であれ
ばそのまま副プロセッサを使用した高速なマイクロプロ
グラムを実行し、もし異常であれば再度、主プロセッサ
のみで実行する低速なマイクロプログラムをローディン
グし直す・。それによって、副プロセッサが異常な場合
にでも。
主プロセッサのみで実行するので、低速ではあるが、ソ
フトウェアインタプリタによらず、マイクロプログラム
で実行するため、著しくは速度を低下させずに済むこと
ができる。
フトウェアインタプリタによらず、マイクロプログラム
で実行するため、著しくは速度を低下させずに済むこと
ができる。
以下１本発明の一実施例を、図面により詳細に説明する
。
。
本実施例では、マルチプロセッサシステムにおいて、副
プロセッサを使用する命令を実行するマイクロプログラ
ムを、副プロセッサで実行すべき高速のマイクロプログ
ラムと、代替として主プロセッサのみで実行させる低速
のマイクロプログラムの両方を用意し、かつ、前者のマ
イクロプログラムの中に副プロセッサの診断を行うマイ
クロプログラムを用意して、副プロセッサのマイクロプ
ログラムローディング後、この診断マイクロプログラム
を実行し、副プロセッサに異常を検出した場合には、再
度、低速の主プロセッサのみで実行するマイクロプログ
ラムをローディングするものである。以下、具体的なマ
ルチプロセッサシステムを図示して本実施例を説明する
。
プロセッサを使用する命令を実行するマイクロプログラ
ムを、副プロセッサで実行すべき高速のマイクロプログ
ラムと、代替として主プロセッサのみで実行させる低速
のマイクロプログラムの両方を用意し、かつ、前者のマ
イクロプログラムの中に副プロセッサの診断を行うマイ
クロプログラムを用意して、副プロセッサのマイクロプ
ログラムローディング後、この診断マイクロプログラム
を実行し、副プロセッサに異常を検出した場合には、再
度、低速の主プロセッサのみで実行するマイクロプログ
ラムをローディングするものである。以下、具体的なマ
ルチプロセッサシステムを図示して本実施例を説明する
。
第１図は、本発明の一実施例を示すマイクロプログラム
制御のマルチプロセッサシステムの概略ブロック図であ
る。
制御のマルチプロセッサシステムの概略ブロック図であ
る。
第１図において、１は主プロセッサ２の動作を制御する
マイクロ命令を格納する主プロセッサ用制御メモリ、２
は低速に処理を行う主プロセッサ、３は副プロセッサ４
の動作を制御するマイクロ命令を格納する副プロセッサ
泪制御メモリ、４は高速に処理を行う副プロセッサ、５
は外部記憶装置、６はプログラムエラー等の警報を行う
アラーム装置、７は人出力データを転送するための入出
力バスである。
マイクロ命令を格納する主プロセッサ用制御メモリ、２
は低速に処理を行う主プロセッサ、３は副プロセッサ４
の動作を制御するマイクロ命令を格納する副プロセッサ
泪制御メモリ、４は高速に処理を行う副プロセッサ、５
は外部記憶装置、６はプログラムエラー等の警報を行う
アラーム装置、７は人出力データを転送するための入出
力バスである。
本マルチプロセッサシステムは、第１図に示すように、
主プロセッサ２と副プロセッサ４は、それぞれの動作を
制御するマイクロ命令を格納する主プロセッサ用制御メ
モリ１と副プロセッサ用制御メモリ３を持ち、イニシャ
ルマイクロプログラムローダにより外部記憶装置５より
各制御メモリにマイクロプログラムをローディングする
。主プロセッサ用制御メモリ１にローディングされるプ
ログラムは、（１）主プロセッサ２のみ使用して命令を
実行する基本部、（２）主プロセッサをマイクロプログ
ラムにより診断する診断部、（３）副プロセッサ４を使
用する命令を、副プロセッサ４を動作させずに、主プロ
セッサ２のみで実行する主プロセッサ制御部がある。−
方、副プロセッサ用制御メモリ３にローディングされる
プログラムは、（１）副プロセッサ４をマイクロプログ
ラムにより診断する診断部、（２）副プロセッサ４を使
用する命令を、副プロセッサ４を動作させて実行する副
プロセッサ制御部がある。
主プロセッサ２と副プロセッサ４は、それぞれの動作を
制御するマイクロ命令を格納する主プロセッサ用制御メ
モリ１と副プロセッサ用制御メモリ３を持ち、イニシャ
ルマイクロプログラムローダにより外部記憶装置５より
各制御メモリにマイクロプログラムをローディングする
。主プロセッサ用制御メモリ１にローディングされるプ
ログラムは、（１）主プロセッサ２のみ使用して命令を
実行する基本部、（２）主プロセッサをマイクロプログ
ラムにより診断する診断部、（３）副プロセッサ４を使
用する命令を、副プロセッサ４を動作させずに、主プロ
セッサ２のみで実行する主プロセッサ制御部がある。−
方、副プロセッサ用制御メモリ３にローディングされる
プログラムは、（１）副プロセッサ４をマイクロプログ
ラムにより診断する診断部、（２）副プロセッサ４を使
用する命令を、副プロセッサ４を動作させて実行する副
プロセッサ制御部がある。
第２図は、第１図のシステムにおけるマイクロプログラ
ムローディング時の動作フローチャートである。以下、
第２図のフローチャートに従って本実施例の動作を説明
する。
ムローディング時の動作フローチャートである。以下、
第２図のフローチャートに従って本実施例の動作を説明
する。
まず、マルチプロセッサシステムの電源が○Ｎされると
、イニシャルマイクロプログラムローダが起動される（
ステップ２０１）。二のイニシャルマイクロプログラム
ローダは、入出カバスフを介して外部記憶装置５より主
プロセッサ用制御メモリ１へ基本部と診断部をローディ
ングする（ステップ２０２）。ローディング中にエラー
を検出した場合（ステップ２０３）、予め定められた回
数分易内でリトライを行い、リトライ不成功の時（ステ
ップ２０４）、アラーム装置６に起動をかけて、異常検
出を知らせる（ステップ２０５）。
、イニシャルマイクロプログラムローダが起動される（
ステップ２０１）。二のイニシャルマイクロプログラム
ローダは、入出カバスフを介して外部記憶装置５より主
プロセッサ用制御メモリ１へ基本部と診断部をローディ
ングする（ステップ２０２）。ローディング中にエラー
を検出した場合（ステップ２０３）、予め定められた回
数分易内でリトライを行い、リトライ不成功の時（ステ
ップ２０４）、アラーム装置６に起動をかけて、異常検
出を知らせる（ステップ２０５）。
ローディングが正常、もしくはリトライ成功時、診断部
によりマイクロプログラムによる主プロセッサ２の診断
を行う（ステップ２０６）。診断結果に異常を検出した
場合（ステップ２０７）、アラーム装置６を起動して異
常検出をオペレータに知らせる（ステップ２０５）、正
常である場合（ステップ２０７）、副プロセッサ４の接
続の有無をチエツクしくステップ２０８）、未接続であ
れば、後述する主プロセッサ制御部をローディングする
（ステップ２１４）。接続と判断した時は、外部記憶装
置５より副プロセッサ用制御メモリ３へ診断部と副プロ
セッサ制御部をローディングする（ステップ２０９）、
ローディング中にエラーを検出した場合（ステップ２１
０）、予め定められた回数分易内でリトライを行い（ス
テップ２１３）、リトライ不成功の時、後述する主プロ
セッサ制御部を主プロセッサ制御メモリ１にローディン
グする（ステップ２１４）。ローディングが正常もしく
はりトライ成功時、診断部によりマイクロプログラムに
よる副プロセッサ４の診断を行う（ステップ２１１）。
によりマイクロプログラムによる主プロセッサ２の診断
を行う（ステップ２０６）。診断結果に異常を検出した
場合（ステップ２０７）、アラーム装置６を起動して異
常検出をオペレータに知らせる（ステップ２０５）、正
常である場合（ステップ２０７）、副プロセッサ４の接
続の有無をチエツクしくステップ２０８）、未接続であ
れば、後述する主プロセッサ制御部をローディングする
（ステップ２１４）。接続と判断した時は、外部記憶装
置５より副プロセッサ用制御メモリ３へ診断部と副プロ
セッサ制御部をローディングする（ステップ２０９）、
ローディング中にエラーを検出した場合（ステップ２１
０）、予め定められた回数分易内でリトライを行い（ス
テップ２１３）、リトライ不成功の時、後述する主プロ
セッサ制御部を主プロセッサ制御メモリ１にローディン
グする（ステップ２１４）。ローディングが正常もしく
はりトライ成功時、診断部によりマイクロプログラムに
よる副プロセッサ４の診断を行う（ステップ２１１）。
診断結果が正常な場合（ステップ２１２）、マイクロプ
ログラムローディングは完了し、次のオペレーティング
システムをローディングするためのブートストラッププ
ログラム実行に移る。診断結果に異常を検出した場合に
は（ステップ２１２）、外部記憶装置５より主プロセッ
サ用制御メモリ１へ主プロセッサ制御部をローディング
する（ステップ２１４）。ローディング中にエラーを検
出した場合（ステップ２１５）、予め定められた回数分
易内でリトライを行い（ステップ２１６）、リトライ不
成功の時、アラーム装置６を起動し、成功時は、ローデ
ィングを完了するに のように、副プロセッサ用マイクロプログラムに、副プ
ロセッサの診断を行うマイクロプログラムを設け、ロー
ディング時にこれを実行することにより、副プロセッサ
の信頼を高めると同時に。
ログラムローディングは完了し、次のオペレーティング
システムをローディングするためのブートストラッププ
ログラム実行に移る。診断結果に異常を検出した場合に
は（ステップ２１２）、外部記憶装置５より主プロセッ
サ用制御メモリ１へ主プロセッサ制御部をローディング
する（ステップ２１４）。ローディング中にエラーを検
出した場合（ステップ２１５）、予め定められた回数分
易内でリトライを行い（ステップ２１６）、リトライ不
成功の時、アラーム装置６を起動し、成功時は、ローデ
ィングを完了するに のように、副プロセッサ用マイクロプログラムに、副プ
ロセッサの診断を行うマイクロプログラムを設け、ロー
ディング時にこれを実行することにより、副プロセッサ
の信頼を高めると同時に。
副プロセッサ異常時にも処理速度を著しく低下させるこ
となく縮退運用することができる。
となく縮退運用することができる。
［発明の効果〕
以上説明したように、本発明によれば、マルチプロセッ
サシステムのマイクロプログラムローディングにおいて
、副プロセッサの診断を行うので、副プロセッサの信頼
度を向上することができ、さらに異常時にも、主プロセ
ッサを使用して低速ではあるが、最適なマイクロプログ
ラムを実行するので、著しく処理速度を低下させずに縮
退運用ができる。
サシステムのマイクロプログラムローディングにおいて
、副プロセッサの診断を行うので、副プロセッサの信頼
度を向上することができ、さらに異常時にも、主プロセ
ッサを使用して低速ではあるが、最適なマイクロプログ
ラムを実行するので、著しく処理速度を低下させずに縮
退運用ができる。
第１図は本発明の一実施例を示すマイクロプログラム制
御のマルチプロセッサシステムの概略ブロック図、第２
図は第１図におけシステムのマイクロプログラムローデ
ィング時の動作フローチャートである。 １：主プロセッサ用制御メモリ、２：主プロセッサ、３
．副プロセッサ用制御メモリ、４：副プロセッサ、５：
外部記憶装置、６：アラーム装置、７：入出力バス。 特許出願人 株式会社 １）立 製 作 所第
１ 図
御のマルチプロセッサシステムの概略ブロック図、第２
図は第１図におけシステムのマイクロプログラムローデ
ィング時の動作フローチャートである。 １：主プロセッサ用制御メモリ、２：主プロセッサ、３
．副プロセッサ用制御メモリ、４：副プロセッサ、５：
外部記憶装置、６：アラーム装置、７：入出力バス。 特許出願人 株式会社 １）立 製 作 所第
１ 図
Claims (1)
- １、低速に各種処理を行う主プロセッサと高速に各種処
理を行う副プロセッサを有するマルチプロセッサシステ
ムにおいて、上記副プロセッサ動作時と切離し動作時の
各マイクロプログラムを外部記憶装置に有し、上記副プ
ロセッサ動作時のマイクロプログラムに副プロセッサの
診断を行う診断プログラムを設け、上記副プロセッサ動
作時のマイクロプログラムをローディングした後、上記
診断プログラムを実行し、上記副プロセッサの診断結果
に異常を検出した時、上記切離し動作時のマイクロプロ
グラムをローディングすることを特徴とするマイクロプ
ログラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150248A JPH0664569B2 (ja) | 1986-06-25 | 1986-06-25 | マイクロプログラムローディング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150248A JPH0664569B2 (ja) | 1986-06-25 | 1986-06-25 | マイクロプログラムローディング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS635462A true JPS635462A (ja) | 1988-01-11 |
| JPH0664569B2 JPH0664569B2 (ja) | 1994-08-22 |
Family
ID=15492795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150248A Expired - Lifetime JPH0664569B2 (ja) | 1986-06-25 | 1986-06-25 | マイクロプログラムローディング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664569B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965243B2 (en) | 2003-03-21 | 2005-11-15 | Junichi Yamagishi | Capacitance sensor |
| JP2014003364A (ja) * | 2012-06-15 | 2014-01-09 | Toshiba Corp | 通信装置および通信方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717058A (en) * | 1980-07-05 | 1982-01-28 | Nec Corp | Control system of microprogram |
| JPS59177660A (ja) * | 1983-03-29 | 1984-10-08 | Fujitsu Ltd | 電子計算機における診断結果のロギング方式 |
-
1986
- 1986-06-25 JP JP61150248A patent/JPH0664569B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717058A (en) * | 1980-07-05 | 1982-01-28 | Nec Corp | Control system of microprogram |
| JPS59177660A (ja) * | 1983-03-29 | 1984-10-08 | Fujitsu Ltd | 電子計算機における診断結果のロギング方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965243B2 (en) | 2003-03-21 | 2005-11-15 | Junichi Yamagishi | Capacitance sensor |
| JP2014003364A (ja) * | 2012-06-15 | 2014-01-09 | Toshiba Corp | 通信装置および通信方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664569B2 (ja) | 1994-08-22 |
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