JPS635559A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS635559A
JPS635559A JP61148775A JP14877586A JPS635559A JP S635559 A JPS635559 A JP S635559A JP 61148775 A JP61148775 A JP 61148775A JP 14877586 A JP14877586 A JP 14877586A JP S635559 A JPS635559 A JP S635559A
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JP
Japan
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fet
soi
silicon
film
silicon film
Prior art date
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Pending
Application number
JP61148775A
Other languages
English (en)
Inventor
Koji Senda
耕司 千田
Eiji Fujii
英治 藤井
Yoshimitsu Hiroshima
広島　義光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP61148775A priority Critical patent/JPS635559A/ja
Publication of JPS635559A publication Critical patent/JPS635559A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Ｓ　ＯＩ　（Ｓｉｌｌｉｃｏｎ　Ｏｎ　Ｉｎ
５ｕｌａｔｏｒ）−ＦＩＣＴと単結晶ＦＫＴとを同時に
形成できる半導体装置の製造方法に関するものである。
従来の技術 近年、ＳＯ工溝構造ＭＯＳ　）ランジスタは、ソース・
ドレインがシリコン基板から絶縁分離されているため、
ソース・ドレインの寄生容量が小さく、α線や光に強い
など、多くの特長があり非常に注目を集めるようになっ
てきた。
発明が解決しようとする問題点 しかしながら、従来の製造方法は、ＳＯＩ・ＦＫＴだけ
を作る方法であって、ＳＯＩ・ＦＥＴと単結晶ＦＩＴと
を同一基板上に形成するような製造方法はない。
本発明は、上記欠点に鑑み、同一基板上にＳＯＩ・ＦＩ
Ｔと単結晶ＦＥＴとを同時に形成することができる半導
体装置の製造方法を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明の半導体装置の製
造方法は、シリコン基板の表面に、ＬＯＧＯ３膜とチャ
ネルストップ領域を形成する工程と、その上にポリシリ
コンを成膜し、そのポリシリコンを再結晶化する工程と
、その再結晶化シリコンを毛ツチングで選択的に除去す
る工程と、ＭＯＳＦＥＴを形成する工程とから構成され
る装る。
作用 この構成によれば、同一基板上に同時１ｃｓＯＩ・ＦＩ
Ｔと単結晶ＦＩＴとを形成することができる。
そのため、ＳＯＸ・ＦＥＴを利用した高速回路などを作
ることが可能になる。
実施例 以下、本発明の実施例について、図面を参照しながら説
明する。
第１図〜第４図は、本発明の一実施例におけるＳＯＩ・
ＦＥＴと単結晶ＦＩＴとを同時に形成する半導体装置の
製造方法の工程断面図を示すものである。第１図におい
て、１はＳｉ基板、２はＳｉＯ□からなるＬＯＣＯ３膜
、３はチャネルストップ領域、４は再結晶化シリコン、
５はラテラル・シード・エピタキシー技術に必要なシー
ド領域、７は単結晶ＦＩＴ、８は５ＯＩＦＫＴである。
以下、本実施例の工程を説明する。第１図に示すように
１従来のＬＯＧＯ５工程によシ、ＬＯＧＯ３２パタンに
より、トランジスタ領域６とシード領域５を形成し、さ
らに、Ｌ、０ＣＯ８１７）ＳｉＯ□２膜の下にはｐ＋の
チャネルストップ領域３を形成する。Ｌ０００Ｓ膜のＳ
ｉＯ２の膜厚ば、次の工程の再結晶化が安定してできる
ように、３００ｏ入〜６０ｏＯ人が適切である。
次に１第２図に示すように、ポリシリコンを３ｏｏｏ八
〜５０００Ａの膜厚で成膜する。その後、例えばレーザ
ビームや電子ビームによυ、ポリシリコンを溶融して再
結晶化シリコン４膜を作る。その時、シード領域５を利
用したラテラル・シード・エピタキシー技術によりＬＯ
ＧＯ３膜２上にも、結晶性のすぐれた再結晶化シリコン
４が得られる。
次に、第３図に示すように、ホトリソグラフィーを利用
してＳＯＩ・ＦＸ’Ｉ’を作る領域だけ、再結晶化シリ
コン４を残して、それ以外の領域は、シリコンのドライ
エッチ工程により除去する。
次に、従来のｎチャネルＭＯ３ＦＥＴを作るプロセスで
、ゲート電極、ソース・ドレインなどを作れば、第４図
に示すように、単結晶ＦＥＴ７とＳＯＩ・ＦＥＴ８が同
時に作成できる。
また、本実施例では、ｎチャネルＭｏＳトランジスタを
例にして説明したが、ｐチャネルＭＯＳトランジスタと
してもよいことは言うまでもないことである。
発明の効果 以上のように本発明により、ＳＯＩ・ＦＩＴと単結晶Ｆ
ＩＣＴとを同時に形成できるため、その実用的効果は大
なるものがある。
【図面の簡単な説明】
第１図〜第４図は、本発明の一実施例における半導体装
置の製造方法の工程断面図である。 １・・・・・・Ｓｉ基板、２・・・・・・ＬＯＧＯ５膜
、３・・・・・・チャネルストップ領域、４・・・・・
・再結晶化シリコン、５・・・・・・シード領域、６・
・・・・・トランジスタ領域、７・・・・・・単結晶Ｍ
Ｏ３）ランジスタ、８・・・・・・ＳＯｒＭＯＳトラン
ジスタ。

Claims (1)

    【特許請求の範囲】
  1. シリコン基板上にＬＯＣＯＳ膜のパターンを形成する工
    程と、前記シリコン基板上にポリシリコンを形成し、前
    記ポリシリコンを再結晶化する工程と、再結晶化したシ
    リコンをＳＯＩ・ＦＥＴの活性領域となる部分を除き除
    去する工程と、前記シリコン基板上にＭＯＳ・ＦＥＴを
    形成する工程とを備えていることを特徴とする半導体装
    置の製造方法。
JP61148775A 1986-06-25 1986-06-25 半導体装置の製造方法 Pending JPS635559A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06252398A (ja) * 1993-02-25 1994-09-09 Nec Corp 薄膜集積回路およびその製造方法
US5721444A (en) * 1994-12-22 1998-02-24 Mitsubishi Denki Kabushiki Kaisha Thin-film transistor having a buried impurity region and method of fabricating the same
JP2008505488A (ja) * 2004-06-30 2008-02-21 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 特徴の異なる結晶性半導体領域を有する基板の形成技術

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JPS5214381A (en) * 1975-07-25 1977-02-03 Hitachi Ltd Mis-type semiconductor device
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