JPS6356548B2 - - Google Patents
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- JPS6356548B2 JPS6356548B2 JP57229371A JP22937182A JPS6356548B2 JP S6356548 B2 JPS6356548 B2 JP S6356548B2 JP 57229371 A JP57229371 A JP 57229371A JP 22937182 A JP22937182 A JP 22937182A JP S6356548 B2 JPS6356548 B2 JP S6356548B2
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- 238000000034 method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 17
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、表示画面の輝点集合に対応したビツ
ト・マツプ・メモリにおいて、２点の座標で指定
されるウインドウ（矩形）の移動を、走査線方向
の一定のビツト長Ｎを単位として行うウインドウ
移動制御方式に関し、特に、ウインドウの走査線
方向の始端、終端に生じる定長Ｎに対する余りの
処理はシフト回路を用いて整合させ、書込み番地
における定長Ｎに対する余りの書込み時はリー
ド・モデイフアイ・ライトを実行することにより
元のデータの保証を行うようにしたビツト・マツ
プ・メモリ上のウインドウ移動制御方式に関す
る。
ト・マツプ・メモリにおいて、２点の座標で指定
されるウインドウ（矩形）の移動を、走査線方向
の一定のビツト長Ｎを単位として行うウインドウ
移動制御方式に関し、特に、ウインドウの走査線
方向の始端、終端に生じる定長Ｎに対する余りの
処理はシフト回路を用いて整合させ、書込み番地
における定長Ｎに対する余りの書込み時はリー
ド・モデイフアイ・ライトを実行することにより
元のデータの保証を行うようにしたビツト・マツ
プ・メモリ上のウインドウ移動制御方式に関す
る。
表示画面の輝点集合に対応したビツト・マツ
プ・メモリは、通常、走査線方向の一定のビツト
長Ｎ（例えば８ビツト、16ビツトなど）をアクセ
ス単位として読み書きされるのが普通である。こ
のようなビツト・マツプ・メモリ上におけるウイ
ンドウの移動は、従来、プログラム又はビツト・
マツプ・メモリのアクセス単位に限定したハード
ウエアで行われていた。
プ・メモリは、通常、走査線方向の一定のビツト
長Ｎ（例えば８ビツト、16ビツトなど）をアクセ
ス単位として読み書きされるのが普通である。こ
のようなビツト・マツプ・メモリ上におけるウイ
ンドウの移動は、従来、プログラム又はビツト・
マツプ・メモリのアクセス単位に限定したハード
ウエアで行われていた。
しかしながらプログラムによりビツト・マツ
プ・メモリ上におけるウインドウの移動を行う場
合には、ウインドウのデータをアクセス単位で全
て読出し、始端、終端における定長Ｎに対する余
り部分のデータはシフトして詰め直し、更に書込
み先の始端、終端で保証すべき元のデータを差し
込んでから書込むように処理される。したがつて
処理量が多くなり、処理速度が遅くなるという欠
点がある。
プ・メモリ上におけるウインドウの移動を行う場
合には、ウインドウのデータをアクセス単位で全
て読出し、始端、終端における定長Ｎに対する余
り部分のデータはシフトして詰め直し、更に書込
み先の始端、終端で保証すべき元のデータを差し
込んでから書込むように処理される。したがつて
処理量が多くなり、処理速度が遅くなるという欠
点がある。
又、後者のビツト・マツプ・メモリのアクセス
単位に限定したハードウエアによりビツト・マツ
プ・メモリのウインドウの移動を行う場合には、
ウインドウはアクセス単位に整合した範囲でしか
移動できないので、ビツト・マツプ・メモリのア
クセス単位のバウンダリがついてしまい、ウイン
ドウの移動に制約がつくという欠点がある。
単位に限定したハードウエアによりビツト・マツ
プ・メモリのウインドウの移動を行う場合には、
ウインドウはアクセス単位に整合した範囲でしか
移動できないので、ビツト・マツプ・メモリのア
クセス単位のバウンダリがついてしまい、ウイン
ドウの移動に制約がつくという欠点がある。
本発明は、上記の欠点を除去するものであつ
て、ビツト・マツプ・メモリのアクセス単位に制
約されることがなく、自由なビツト長で構成され
たウインドウを任意の位置に高速で移動させるこ
とができるビツト・マツプ・メモリ上のウインド
ウ移動制御方式を提供することを目的とするもの
である。
て、ビツト・マツプ・メモリのアクセス単位に制
約されることがなく、自由なビツト長で構成され
たウインドウを任意の位置に高速で移動させるこ
とができるビツト・マツプ・メモリ上のウインド
ウ移動制御方式を提供することを目的とするもの
である。
そのために本発明のビツト・マツプ・メモリ上
のウインドウ移動制御方式は、ビツト・マツプ・
メモリ上の２点の座標で指定されるウインドウ
を、走査線方向の一定のビツト長Ｎを単位として
アクセスして２点の座標で指定されるビツト・マ
ツプ・メモリ上の他の矩形部に移動するビツト・
マツプ・メモリ上のウインドウ移動制御方式であ
つて、上記ウインドウの読出し先頭番地から順に
上記単位に従つてデータを読出して記憶する一時
記憶手段、該一時記憶手段に記憶されたデータを
所定のビツト数シフトして上記単位のビツト長ず
つ出力するシフト手段、該シフト手段の出力する
データと上記矩形部の書込み番地から上記単位に
従つて読出したデータとのいずれかを選択して上
記書込み番地の書込みデータとして上記ビツト・
マツプ・メモリに送出するデータ選択手段、およ
び全体の制御を行う制御手段を少なくとも備え、
上記制御手段は、読出し先頭番地の上記ビツト長
Ｎに対する余りと書込み先頭番地の上記ビツト長
Ｎに対する余りとの差に基づいて上記シフト手段
におけるシフトビツト数を決め、始端の書込みの
際には書込み先頭番地の上記ビツト長Ｎに対する
余りに基づいて当該書込み番地の前側の元のデー
タが保証されるように上記データ選択手段におい
て選択するデータを決定し、終端の書込みの際に
は書込み終了番地の上記ビツト長Ｎに対する余り
に基づいて当該書込み番地の後側の元のデータが
保証されるように上記選択手段において選択する
データを決定するように上記シフト手段とデータ
選択手段とを制御するように構成されたことを特
徴とするものである。
のウインドウ移動制御方式は、ビツト・マツプ・
メモリ上の２点の座標で指定されるウインドウ
を、走査線方向の一定のビツト長Ｎを単位として
アクセスして２点の座標で指定されるビツト・マ
ツプ・メモリ上の他の矩形部に移動するビツト・
マツプ・メモリ上のウインドウ移動制御方式であ
つて、上記ウインドウの読出し先頭番地から順に
上記単位に従つてデータを読出して記憶する一時
記憶手段、該一時記憶手段に記憶されたデータを
所定のビツト数シフトして上記単位のビツト長ず
つ出力するシフト手段、該シフト手段の出力する
データと上記矩形部の書込み番地から上記単位に
従つて読出したデータとのいずれかを選択して上
記書込み番地の書込みデータとして上記ビツト・
マツプ・メモリに送出するデータ選択手段、およ
び全体の制御を行う制御手段を少なくとも備え、
上記制御手段は、読出し先頭番地の上記ビツト長
Ｎに対する余りと書込み先頭番地の上記ビツト長
Ｎに対する余りとの差に基づいて上記シフト手段
におけるシフトビツト数を決め、始端の書込みの
際には書込み先頭番地の上記ビツト長Ｎに対する
余りに基づいて当該書込み番地の前側の元のデー
タが保証されるように上記データ選択手段におい
て選択するデータを決定し、終端の書込みの際に
は書込み終了番地の上記ビツト長Ｎに対する余り
に基づいて当該書込み番地の後側の元のデータが
保証されるように上記選択手段において選択する
データを決定するように上記シフト手段とデータ
選択手段とを制御するように構成されたことを特
徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第１図は本発明の１実施例を示す図、第２図は
２点の座標によつて指定されたウインドウと移動
先の１例を示す図、第３図はデータ・シフトおよ
びリード・モデイフアイ・ライトの概要を示す図
である。
２点の座標によつて指定されたウインドウと移動
先の１例を示す図、第３図はデータ・シフトおよ
びリード・モデイフアイ・ライトの概要を示す図
である。
第１図において、１はビツト・マツプ・メモ
リ、２は読出し番地レジスタ、３は書込み番地レ
ジスタ、４は書込み終了番地レジスタ５は比較
器、６は減算器、７は一時記憶レジスタ、８はシ
フタ、９は始端ゲート、１０は終端ゲート、１１
は制御用ROM、１２は制御回路、１３と１４は
マルチプレクサ、ａは読出し先頭番地の定長Ｎに
対する余り、ｃは書込み先頭番地の定長Ｎに対す
る余り、ｄは書込み終了番地の定長Ｎに対する余
り、XCは書込み先頭番地、XDは書込み終了番地、
は一致信号、は記憶信号、はシフト信号、
始終端ゲート信号、は差分信号、は始終端
通知信号を示す。又、第２図において、１５はビ
ツト・マツプ・デイスプレイ、Ａ（xA，yA）は読
出し先頭番地、Ｂ（xB，yB）は読出し終了番地、
Ｃ（xC，yC）は書込み先頭番地、Ｄ（xD，yD）は書
込み終了番地、XA，XB，XC，XDはアクセス番地
を示す。
リ、２は読出し番地レジスタ、３は書込み番地レ
ジスタ、４は書込み終了番地レジスタ５は比較
器、６は減算器、７は一時記憶レジスタ、８はシ
フタ、９は始端ゲート、１０は終端ゲート、１１
は制御用ROM、１２は制御回路、１３と１４は
マルチプレクサ、ａは読出し先頭番地の定長Ｎに
対する余り、ｃは書込み先頭番地の定長Ｎに対す
る余り、ｄは書込み終了番地の定長Ｎに対する余
り、XCは書込み先頭番地、XDは書込み終了番地、
は一致信号、は記憶信号、はシフト信号、
始終端ゲート信号、は差分信号、は始終端
通知信号を示す。又、第２図において、１５はビ
ツト・マツプ・デイスプレイ、Ａ（xA，yA）は読
出し先頭番地、Ｂ（xB，yB）は読出し終了番地、
Ｃ（xC，yC）は書込み先頭番地、Ｄ（xD，yD）は書
込み終了番地、XA，XB，XC，XDはアクセス番地
を示す。
本発明は、第２図に示すように、例えばビツ
ト・マツプ・デイスプレイ１５上で読出し先頭番
地Ａ（xA，yA）と読出し終了番地Ｂ（xB，yB）とに
よつてウインドウが指定され、これを書込み先頭
番地Ｃ（xC，yC）と書込み終了番地Ｄ（xD，yD）と
によつて指定される矩形の他の領域に移動させる
場合、定長Ｎをアクセス単位としてウインドウの
ビツト長や先頭番地、終了番地などが自由に設定
し得るようにしたもので、その１実施例を示した
のが第１図である。第１図において、読出し番地
レジスタ２にはウインドウの読出し番地が、書込
み番地レジスタ３には移動先領域の書込み番地
が、又、書込み終了番地レジスタ４には移動先領
域の書込み終了番地がセツトされる。比較器５で
は、書込み先頭番地XCと書込み終了番地XDとの
比較が行われ、両者が一致する場合（第９図およ
び第１０図により後述）には一致信号が制御回
路１２に送出される。他方減算器６では、書込み
先頭番地の定長Ｎに対する余りＣと読出し先頭番
地の定長Ｎに対する余りａとの減算が行われ、そ
の差分信号が制御回路１２に送出される。制御
回路１２では、後に詳述するように、比較器５の
一致信号、減算器６の差分信号を受信し、一時
記憶レジスタ７に記憶信号を送出し、シフタ８
にシフト信号を送出し、制御用ROM１１に始
終端通知信号を送出する。その他制御回路１２
は全体を制御するものである。一時記憶レジスタ
７では、ビツト・マツプ・メモリ１のウインドウ
からアクセス単位に従つて定長Ｎずつのデータが
読出され、2Nのデータが記憶される。シフタ８
は、読出し先頭番地の定長Ｎに対する余りａと書
込み先頭番地の定長Ｎに対する余りＣとの差分に
基づいて書込み先頭番地に整合するようにシフト
数を決定し、一時記憶レジスタ７から書込みデー
タとして定長Ｎの出力データを得るものである。
シフタ８の定長Ｎの出力データは、マルチプレク
サ１４を通してビツト・マツプ・メモリ１の書込
み番地に書込まれるが、始終端では、制御用
ROM１１から読出された始終端ゲート信号に
よつてマルチプレクサ１４の始端ゲート９、終端
ゲート１０が制御され、ビツト・マツプ・メモリ
１の書込み番地のデータがリード・モデイフア
イ・ライトされる。制御用ROM１１は、制御回
路１２の始終端通知信号に基づいて書込み先頭
番地の定長Ｎに対する余りＣ、書込み終了番地の
定長Ｎに対する余りｄをアドレスとして、元のデ
ータを保証するようなリード・モデイフアイ・ラ
イト用のゲート操作のための始終端ゲート信号
が読出されるものである。
ト・マツプ・デイスプレイ１５上で読出し先頭番
地Ａ（xA，yA）と読出し終了番地Ｂ（xB，yB）とに
よつてウインドウが指定され、これを書込み先頭
番地Ｃ（xC，yC）と書込み終了番地Ｄ（xD，yD）と
によつて指定される矩形の他の領域に移動させる
場合、定長Ｎをアクセス単位としてウインドウの
ビツト長や先頭番地、終了番地などが自由に設定
し得るようにしたもので、その１実施例を示した
のが第１図である。第１図において、読出し番地
レジスタ２にはウインドウの読出し番地が、書込
み番地レジスタ３には移動先領域の書込み番地
が、又、書込み終了番地レジスタ４には移動先領
域の書込み終了番地がセツトされる。比較器５で
は、書込み先頭番地XCと書込み終了番地XDとの
比較が行われ、両者が一致する場合（第９図およ
び第１０図により後述）には一致信号が制御回
路１２に送出される。他方減算器６では、書込み
先頭番地の定長Ｎに対する余りＣと読出し先頭番
地の定長Ｎに対する余りａとの減算が行われ、そ
の差分信号が制御回路１２に送出される。制御
回路１２では、後に詳述するように、比較器５の
一致信号、減算器６の差分信号を受信し、一時
記憶レジスタ７に記憶信号を送出し、シフタ８
にシフト信号を送出し、制御用ROM１１に始
終端通知信号を送出する。その他制御回路１２
は全体を制御するものである。一時記憶レジスタ
７では、ビツト・マツプ・メモリ１のウインドウ
からアクセス単位に従つて定長Ｎずつのデータが
読出され、2Nのデータが記憶される。シフタ８
は、読出し先頭番地の定長Ｎに対する余りａと書
込み先頭番地の定長Ｎに対する余りＣとの差分に
基づいて書込み先頭番地に整合するようにシフト
数を決定し、一時記憶レジスタ７から書込みデー
タとして定長Ｎの出力データを得るものである。
シフタ８の定長Ｎの出力データは、マルチプレク
サ１４を通してビツト・マツプ・メモリ１の書込
み番地に書込まれるが、始終端では、制御用
ROM１１から読出された始終端ゲート信号に
よつてマルチプレクサ１４の始端ゲート９、終端
ゲート１０が制御され、ビツト・マツプ・メモリ
１の書込み番地のデータがリード・モデイフア
イ・ライトされる。制御用ROM１１は、制御回
路１２の始終端通知信号に基づいて書込み先頭
番地の定長Ｎに対する余りＣ、書込み終了番地の
定長Ｎに対する余りｄをアドレスとして、元のデ
ータを保証するようなリード・モデイフアイ・ラ
イト用のゲート操作のための始終端ゲート信号
が読出されるものである。
データ・シフトおよびリード・モデイフアイ・
ライトの概要を示したのが第３図である。第３図
において、８′はシフタ機構、７−１と７−２は
一時記憶用レジスタ、８はシフタ、Ｒ／Ｍ／Ｗは
リード・モデイフアイ・ライトのゲートを示し、
点線はシフト範囲（幅2N−１）を示す。第３図
Ａは、読出し先頭番地xAから読出し終了番地xB
までの斜線部が読出され、シフタ機構８′を通し
て書込み先頭番地xCから書込み終了番地xDまでの
斜線部に書込まれることを示しており、縦線の幅
がアクセス単位で定長Ｎである。第３図Ｂは、ａ
＞ｃの場合の始端処理の概要を示したもので、順
次一時記憶レジスタ７−１から７−２へ定長Ｎず
つ読出しデータがセツトされ、一時記憶レジスタ
７−２の先頭から差分（ａ−ｃ）だけシフトした
定長Ｎのデータがシフタ８から出力される。その
うち、先頭のｃ部分は、元のデータを保証するた
めにリード・モデイフアイ・ライトのゲートＲ／
Ｍ／Ｗが制御される。又、ａ≦ｃの場合の始端処
理には、図示しないが、読出し先頭番地xAのデ
ータがアクセス単位に従つて一時記憶レジスタ７
−１にセツトされる。そして一時記憶レジスタ７
−２の先頭から差分（Ｎ＋ａ−ｃ）だけシフトし
た定長のデータがシフタ８から出力される。この
ようなシフト数により読出しと書込みとの間で整
合させている。以後アクセス単位に従つて一時記
憶レジスタ７−１にデータがセツトされ、同時に
一時記憶レジスタ７−１のデータは一時記憶レジ
スタ７−２にシフトされ、その度にシフタ８から
先に述べたシフト数に従つて書込み番地に書込む
べきデータが送出される。この間においては元の
データを保証する必要がないので、リード・モデ
イフアイ・ライトは行われない。そして終端の処
理概要を示したものが第３図Ｃである。始端にお
いて第３図Ｂに示すようにシフタ８のシフト数が
固定された結果、読出し終了番地xBのデータは書
込み終了番地xDに書込まれるようにセツトされて
いるが、書込み終了番地xDの定長Ｎに対する余り
ｄの部分は元のデータを保証するためにリード・
モデイフアイ・ライトのゲートＲ／Ｍ／Ｗが制御
される。
ライトの概要を示したのが第３図である。第３図
において、８′はシフタ機構、７−１と７−２は
一時記憶用レジスタ、８はシフタ、Ｒ／Ｍ／Ｗは
リード・モデイフアイ・ライトのゲートを示し、
点線はシフト範囲（幅2N−１）を示す。第３図
Ａは、読出し先頭番地xAから読出し終了番地xB
までの斜線部が読出され、シフタ機構８′を通し
て書込み先頭番地xCから書込み終了番地xDまでの
斜線部に書込まれることを示しており、縦線の幅
がアクセス単位で定長Ｎである。第３図Ｂは、ａ
＞ｃの場合の始端処理の概要を示したもので、順
次一時記憶レジスタ７−１から７−２へ定長Ｎず
つ読出しデータがセツトされ、一時記憶レジスタ
７−２の先頭から差分（ａ−ｃ）だけシフトした
定長Ｎのデータがシフタ８から出力される。その
うち、先頭のｃ部分は、元のデータを保証するた
めにリード・モデイフアイ・ライトのゲートＲ／
Ｍ／Ｗが制御される。又、ａ≦ｃの場合の始端処
理には、図示しないが、読出し先頭番地xAのデ
ータがアクセス単位に従つて一時記憶レジスタ７
−１にセツトされる。そして一時記憶レジスタ７
−２の先頭から差分（Ｎ＋ａ−ｃ）だけシフトし
た定長のデータがシフタ８から出力される。この
ようなシフト数により読出しと書込みとの間で整
合させている。以後アクセス単位に従つて一時記
憶レジスタ７−１にデータがセツトされ、同時に
一時記憶レジスタ７−１のデータは一時記憶レジ
スタ７−２にシフトされ、その度にシフタ８から
先に述べたシフト数に従つて書込み番地に書込む
べきデータが送出される。この間においては元の
データを保証する必要がないので、リード・モデ
イフアイ・ライトは行われない。そして終端の処
理概要を示したものが第３図Ｃである。始端にお
いて第３図Ｂに示すようにシフタ８のシフト数が
固定された結果、読出し終了番地xBのデータは書
込み終了番地xDに書込まれるようにセツトされて
いるが、書込み終了番地xDの定長Ｎに対する余り
ｄの部分は元のデータを保証するためにリード・
モデイフアイ・ライトのゲートＲ／Ｍ／Ｗが制御
される。
第４図はCRTデイスプレイを備えた本発明の
具体的な１実施例を示す図である。第４図におい
て、１ないし３、６ないし８，１１と１３ないし
１５は第１図および第２図に対応するものを示
し、１６はマルチプレクサ、１７はメモリ・アド
レス・レジスタ、１８は表示カウンタ、１９はシ
フト・レジスタを示す。第４図において、ビツ
ト・マツプ・メモリ１に対しては、外部装置（例
えば中央処理装置）からメモリ・アドレスで指示
され、入力データ、出力データを読み書きするこ
とができるようになつている。又、ビツト・マツ
プ・メモリ１は、CRTデイスプレイ１５に表示
するために表示カウンタ１８をアドレスにして、
読出しデータをシフト・レジスタ１９によつて並
−直変換してビデオ入力としてCRTデイスプレ
イ１５に送られるようになつている。しかし、本
発明のウインドウ移動の場合には、読出し番地と
書込み番地が指示され、読出し番地レジスタ２と
書込み番地レジスタ３にセツトされる。読出しデ
ータは、一時記憶レジスタ７−１と７−２に一時
記憶され、先に第３図を参照しつつ述べたように
してシフタ８のシフト数が決定されそのシフト数
に従つてシフタ８から出力される。始端では、始
端書込み番地のデータが読出され、Ｃをアドレス
とする制御用ROM１１の出力によりマルチプレ
クサ１４においてシフタ８の出力データと始端書
込み番地のデータとのビツト毎の切換えが行わ
れ、シフタ８の出力データに書込み番地の元のデ
ータの必要なビツト・データが組合わされる。こ
のマルチプレクサ１４の出力データが書込まれる
ことにより始端の処理が終了する。以後、終端の
処理が行われるまではシフタ８の出力データがそ
のまま書込まれ、終端で始端時と同様にリード・
モデイフアイ・ライトを実行することは先に述べ
たとおりである。
具体的な１実施例を示す図である。第４図におい
て、１ないし３、６ないし８，１１と１３ないし
１５は第１図および第２図に対応するものを示
し、１６はマルチプレクサ、１７はメモリ・アド
レス・レジスタ、１８は表示カウンタ、１９はシ
フト・レジスタを示す。第４図において、ビツ
ト・マツプ・メモリ１に対しては、外部装置（例
えば中央処理装置）からメモリ・アドレスで指示
され、入力データ、出力データを読み書きするこ
とができるようになつている。又、ビツト・マツ
プ・メモリ１は、CRTデイスプレイ１５に表示
するために表示カウンタ１８をアドレスにして、
読出しデータをシフト・レジスタ１９によつて並
−直変換してビデオ入力としてCRTデイスプレ
イ１５に送られるようになつている。しかし、本
発明のウインドウ移動の場合には、読出し番地と
書込み番地が指示され、読出し番地レジスタ２と
書込み番地レジスタ３にセツトされる。読出しデ
ータは、一時記憶レジスタ７−１と７−２に一時
記憶され、先に第３図を参照しつつ述べたように
してシフタ８のシフト数が決定されそのシフト数
に従つてシフタ８から出力される。始端では、始
端書込み番地のデータが読出され、Ｃをアドレス
とする制御用ROM１１の出力によりマルチプレ
クサ１４においてシフタ８の出力データと始端書
込み番地のデータとのビツト毎の切換えが行わ
れ、シフタ８の出力データに書込み番地の元のデ
ータの必要なビツト・データが組合わされる。こ
のマルチプレクサ１４の出力データが書込まれる
ことにより始端の処理が終了する。以後、終端の
処理が行われるまではシフタ８の出力データがそ
のまま書込まれ、終端で始端時と同様にリード・
モデイフアイ・ライトを実行することは先に述べ
たとおりである。
第５図および第６図は一時記憶レジスタとシフ
タ部の具体的な構成例を示す図である。図におい
て、６ないし８は第１図および第４図に対応する
ものを示し、８−００ないし８−OF，８−Ｅ０
ないし８−EFと８−Ｆ０ないし８−FFはアン
ド・ゲート、８−０ないし８−Ｆはオア・ゲート
を示す。第５図は定長Ｎが１６である場合を示し
ており、ビツト・マツプ・メモリ１のウインドウ
から読出されたデータがまず一時記憶レジスタ７
−１にセツトされ、次に一時記憶レジスタ７−２
に記憶される。減算器６は、読出し先頭番地の定
長１６（Ｎ）に対する余りａと書込み先頭番地の
定長１６（Ｎ）に対する余りｃとの演算を行い、
１６（Ｎ）個の答を出力するALUである。そし
てこの減算器６から４ビツト（デコードした場合
は16本）の出力がシフタ８に送られる。シフタ８
では、例えばが選択されると一時記憶レジスタ
７−１のビツト０からビツト１５のデータが出力
され、が選択されると一時記憶レジスタ７−２
のビツト８からビツト１５までのデータと一時記
憶レジスタ７−１のビツト０からビツト７までの
データが出力される。シフタ８をアンド・ゲート
とオア・ゲートで構成した例が第６図である。減
算器６は、１ないし０の出力端子を備え、演算結
果に応じていずれか１個の出力端子のみが論理
「１」になるように構成されたものである。シフ
タ８は、アンド・ゲート８−Ｆ０ないし８−FF
のグループが一時記憶レジスタ７−１のビツト０
ないしビツト１５のデータを一方の入力とし、減
算器６の出力１ないし０を夫々他方の入力とす
る。更にアンド・ゲート８−Ｅ０ないし８−EF
のグループが一時記憶レジスタ７−１と７−２の
各ビツトのデータを前段のアンド・ゲート８−Ｆ
０ないし８−FFのグループとは１ビツトずつず
らして一方の入力とし、減算器の出力１ないし１
６を夫々他方の入力とする。同様にしてアンド・
ゲート８−００ないし８−０Ｆのグループまで１
６のアンド・ゲートのグループが設けられ、夫々
のグループのアンド・ゲートの出力がオア・ゲー
ト８−０ないし８−Ｆに供給される。したがつ
て、例えば減算器６の出力端子１が論理「１」の
場合には、アンド・ゲート８−Ｆ０，８−Ｅ０…
…８−００に入力されているデータ、即ち一時記
憶レジスタ７−２のビツト１からビツト１５まで
のデータと一時記憶レジスタ７−１のビツト０の
データがオア・ゲート８−０ないし８−Ｆを通し
て出力される。
タ部の具体的な構成例を示す図である。図におい
て、６ないし８は第１図および第４図に対応する
ものを示し、８−００ないし８−OF，８−Ｅ０
ないし８−EFと８−Ｆ０ないし８−FFはアン
ド・ゲート、８−０ないし８−Ｆはオア・ゲート
を示す。第５図は定長Ｎが１６である場合を示し
ており、ビツト・マツプ・メモリ１のウインドウ
から読出されたデータがまず一時記憶レジスタ７
−１にセツトされ、次に一時記憶レジスタ７−２
に記憶される。減算器６は、読出し先頭番地の定
長１６（Ｎ）に対する余りａと書込み先頭番地の
定長１６（Ｎ）に対する余りｃとの演算を行い、
１６（Ｎ）個の答を出力するALUである。そし
てこの減算器６から４ビツト（デコードした場合
は16本）の出力がシフタ８に送られる。シフタ８
では、例えばが選択されると一時記憶レジスタ
７−１のビツト０からビツト１５のデータが出力
され、が選択されると一時記憶レジスタ７−２
のビツト８からビツト１５までのデータと一時記
憶レジスタ７−１のビツト０からビツト７までの
データが出力される。シフタ８をアンド・ゲート
とオア・ゲートで構成した例が第６図である。減
算器６は、１ないし０の出力端子を備え、演算結
果に応じていずれか１個の出力端子のみが論理
「１」になるように構成されたものである。シフ
タ８は、アンド・ゲート８−Ｆ０ないし８−FF
のグループが一時記憶レジスタ７−１のビツト０
ないしビツト１５のデータを一方の入力とし、減
算器６の出力１ないし０を夫々他方の入力とす
る。更にアンド・ゲート８−Ｅ０ないし８−EF
のグループが一時記憶レジスタ７−１と７−２の
各ビツトのデータを前段のアンド・ゲート８−Ｆ
０ないし８−FFのグループとは１ビツトずつず
らして一方の入力とし、減算器の出力１ないし１
６を夫々他方の入力とする。同様にしてアンド・
ゲート８−００ないし８−０Ｆのグループまで１
６のアンド・ゲートのグループが設けられ、夫々
のグループのアンド・ゲートの出力がオア・ゲー
ト８−０ないし８−Ｆに供給される。したがつ
て、例えば減算器６の出力端子１が論理「１」の
場合には、アンド・ゲート８−Ｆ０，８−Ｅ０…
…８−００に入力されているデータ、即ち一時記
憶レジスタ７−２のビツト１からビツト１５まで
のデータと一時記憶レジスタ７−１のビツト０の
データがオア・ゲート８−０ないし８−Ｆを通し
て出力される。
第７図はマルチプレクサ１４の構成例を示す
図、第８図は制御用ROM１１の構成例を示す図
である。第７図において、１４−１０ないし１４
−１Ｆと１４−２０ないし１４−２Ｆはアンド・
ゲート、１４−３０ないし１４−３Ｆはオア・ゲ
ートを示し、マルチプレクサ１４を構成してい
る。アンド・ゲート１４−１０ないし１４−１Ｆ
の一方の入力端子には、シフタ８からのシフタ・
アウト・データが供給され、アンド・ゲート１４
−２０ないし１４−２Ｆの一方の入力端子には、
ビツト・マツプ・メモリ１からリード・アウト・
データが供給される。そしてアンド・ゲート１４
−１０ないし１４−１Ｆの他方の入力端子とアン
ド・ゲート１０−２０ないし１４−２Ｆの他方の
入力端子（反転入力端子）には、制御用ROM１
１からの始終端子ゲート信号が供給される。ア
ンド・ゲート１４−１０と１４−２０の出力端子
がオア・ゲート１４−３０の入力端子に接続さ
れ、同様にアンド・ゲート１４−１Ｆと１４−２
Ｆの出力端子がオア・ゲート１４−３Ｆの入力端
子に接続されて、オア・ゲート１４−３０ないし
１４−３Ｆの出力データがビツト・マツプ・メモ
リ１に書込まれるデータになる。先に説明した第
３図から明らかなように、始終端でない場合に
は、シフタ・アウト・データが全て書込まれるの
で、制御用ROM１１からの始終端ゲート信号
は全て論理「１」にされ、アンド・ゲート１４−
１０ないし１４−１Ｆを通してシフタ・アウト・
データがオア・ゲート１４−３０ないし１４−３
Ｆから出力されるが、例えば始端の場合には、第
３図Ｂに示すＲ／Ｍ／Ｗに相当するビツト０から
Ｃの前までについては制御用ROM１１の始終端
ゲート信号が論理「０」にされ、リード・アウ
ト・データがオア・ゲート１４−３０ないし１４
−３Ｆに出力される。同様に終端の場合には、第
３図Ｃに示すＲ／Ｍ／Ｗに相当するｄの後ビツト
１５までについては制御用ROM１１の始終端ゲ
ート信号が論理「０」にされる。制御用ROM
１１は、例えば第８図に示すように256×４の
ROMの場合には４個用い、第１図に示すように
始終端通知信号によつて、書込み先頭番地の定
長Ｎに対する余りｃ、書込み終了番地の定長Ｎに
対する余りｄが選択され、これらをアドレスとし
て読出された０ないし１５の信号が第７図に示す
始終端ゲート信号とされる。
図、第８図は制御用ROM１１の構成例を示す図
である。第７図において、１４−１０ないし１４
−１Ｆと１４−２０ないし１４−２Ｆはアンド・
ゲート、１４−３０ないし１４−３Ｆはオア・ゲ
ートを示し、マルチプレクサ１４を構成してい
る。アンド・ゲート１４−１０ないし１４−１Ｆ
の一方の入力端子には、シフタ８からのシフタ・
アウト・データが供給され、アンド・ゲート１４
−２０ないし１４−２Ｆの一方の入力端子には、
ビツト・マツプ・メモリ１からリード・アウト・
データが供給される。そしてアンド・ゲート１４
−１０ないし１４−１Ｆの他方の入力端子とアン
ド・ゲート１０−２０ないし１４−２Ｆの他方の
入力端子（反転入力端子）には、制御用ROM１
１からの始終端子ゲート信号が供給される。ア
ンド・ゲート１４−１０と１４−２０の出力端子
がオア・ゲート１４−３０の入力端子に接続さ
れ、同様にアンド・ゲート１４−１Ｆと１４−２
Ｆの出力端子がオア・ゲート１４−３Ｆの入力端
子に接続されて、オア・ゲート１４−３０ないし
１４−３Ｆの出力データがビツト・マツプ・メモ
リ１に書込まれるデータになる。先に説明した第
３図から明らかなように、始終端でない場合に
は、シフタ・アウト・データが全て書込まれるの
で、制御用ROM１１からの始終端ゲート信号
は全て論理「１」にされ、アンド・ゲート１４−
１０ないし１４−１Ｆを通してシフタ・アウト・
データがオア・ゲート１４−３０ないし１４−３
Ｆから出力されるが、例えば始端の場合には、第
３図Ｂに示すＲ／Ｍ／Ｗに相当するビツト０から
Ｃの前までについては制御用ROM１１の始終端
ゲート信号が論理「０」にされ、リード・アウ
ト・データがオア・ゲート１４−３０ないし１４
−３Ｆに出力される。同様に終端の場合には、第
３図Ｃに示すＲ／Ｍ／Ｗに相当するｄの後ビツト
１５までについては制御用ROM１１の始終端ゲ
ート信号が論理「０」にされる。制御用ROM
１１は、例えば第８図に示すように256×４の
ROMの場合には４個用い、第１図に示すように
始終端通知信号によつて、書込み先頭番地の定
長Ｎに対する余りｃ、書込み終了番地の定長Ｎに
対する余りｄが選択され、これらをアドレスとし
て読出された０ないし１５の信号が第７図に示す
始終端ゲート信号とされる。
第９図は書込み先の始終端の発生パターンを示
す図、第１０図は書込み先の始終端が同一のアク
セス単位内である場合の発生パターンを示す図で
ある。第９図Ａはアクセス単位の書込み先頭番地
XCと書込み終了番地XDとが異なり、アクセス単
位が16ビツトの例を示したものであり、斜線部が
シフタ・アウト・データの書込まれる部分を示し
ている。第９図Ｂはアクセス単位の書込み先頭番
地XCと書込み終了番地XDが同じ場合を示したも
のであり、ｃとｄが共に０から１５まであるが、
ｃ＜ｄになることは実際にあり得ないので、第９
図ｂの斜めの点線の下側にのみパターンが存在し
得ることになる。このパターンを具体的に示した
のが第１０図である。第１０図に示すパターンを
第７図および第８図に示す制御用ROM１１の始
終端ゲート信号と対応させると、始終端ゲート
信号は第１０図に示す斜線部に対応するビツト
のみを論理「１」にするようにROMを構成すれ
ばよい。その結果、斜線部に対応するビツトのみ
が、第８図に示すアンド・ゲート１４−１０ない
し１４−１Ｆを通してシフト・アウト・データを
送出し、他のビツトがアンド・ゲート１４−２０
ないし１４−２Ｆを通してリード・アウト・デー
タを送出するので、リード・アウト・データによ
るリード・モデイフアイ・ライトが実行されるこ
とになる。
す図、第１０図は書込み先の始終端が同一のアク
セス単位内である場合の発生パターンを示す図で
ある。第９図Ａはアクセス単位の書込み先頭番地
XCと書込み終了番地XDとが異なり、アクセス単
位が16ビツトの例を示したものであり、斜線部が
シフタ・アウト・データの書込まれる部分を示し
ている。第９図Ｂはアクセス単位の書込み先頭番
地XCと書込み終了番地XDが同じ場合を示したも
のであり、ｃとｄが共に０から１５まであるが、
ｃ＜ｄになることは実際にあり得ないので、第９
図ｂの斜めの点線の下側にのみパターンが存在し
得ることになる。このパターンを具体的に示した
のが第１０図である。第１０図に示すパターンを
第７図および第８図に示す制御用ROM１１の始
終端ゲート信号と対応させると、始終端ゲート
信号は第１０図に示す斜線部に対応するビツト
のみを論理「１」にするようにROMを構成すれ
ばよい。その結果、斜線部に対応するビツトのみ
が、第８図に示すアンド・ゲート１４−１０ない
し１４−１Ｆを通してシフト・アウト・データを
送出し、他のビツトがアンド・ゲート１４−２０
ないし１４−２Ｆを通してリード・アウト・デー
タを送出するので、リード・アウト・データによ
るリード・モデイフアイ・ライトが実行されるこ
とになる。
第１１図は制御回路による処理の流れを示すフ
ロー・チヤートである。以下、第１１図を参照し
つつその処理の流れを説明する。
ロー・チヤートである。以下、第１１図を参照し
つつその処理の流れを説明する。
始端か終端かを調べる。
始端である場合にはの処理を行い、始端で
も終端でもない場合にはの処理を行い、終端
である場合にはの処理を行う。
も終端でもない場合にはの処理を行い、終端
である場合にはの処理を行う。
始端ゲートをセツトする。次にの処理を行
う。
う。
読出し先の始端ａと書込み先の始端ｃとの比
較を行う。
較を行う。
ａ＞ｃの場合にはの処理を行い、ａ≦ｃの
場合にはの処理を行う。
場合にはの処理を行う。
ビツト・マツプ・メモリのXA番地をリード
する。次にの処理を行う。
する。次にの処理を行う。
XA番地＋１を新たにXA番地とする。次に
の処理を行う。
の処理を行う。
始終端ゲートをオフする。次にの処理を行
う。
う。
終端ゲートをセツトする。次にの処理を行
う。
う。
ビツト・マツプ・メモリのXA番地をリード
する。次にの処理を行う。
する。次にの処理を行う。
ビツト・マツプ・メモリのXC番地にリー
ド・モデイフアイ・ライトする。始終端でない
場合には、第７図および第８図を参照しつつ説
明したようにｃ，ｄがオフされ、マルチプレク
サ１４のアンド・ゲート１４−２０ないし２Ｆ
がオフされるので、シフト・アウト・データが
ライトされる。次にの処理を行う。
ド・モデイフアイ・ライトする。始終端でない
場合には、第７図および第８図を参照しつつ説
明したようにｃ，ｄがオフされ、マルチプレク
サ１４のアンド・ゲート１４−２０ないし２Ｆ
がオフされるので、シフト・アウト・データが
ライトされる。次にの処理を行う。
XC＝XDであるか否かを調べる。
XC＝XDである場合にはの処理を行い、XC
＝XDでない場合にはの処理を行う。
＝XDでない場合にはの処理を行う。
XA番地＋１を新たにXA番地とする。次に
の処理を行う。
の処理を行う。
XC番地＋１を新たにXC番地とする。次に
の処理に戻る。
の処理に戻る。
yC＝yDであるか否かを調べる。
yC＝yDである場合には終了とし、yC＝yDでな
い場合にはの処理を行う。
い場合にはの処理を行う。
XA番地を読出し先頭番地に復帰する。次に
の処理を行う。
の処理を行う。
yC番地＋１を新たなyC番地とする。次にの
処理に戻る。
処理に戻る。
走査線方向の処理は、までの処理により１ア
クセス単位の処理が終り、これを繰り返しまで
の処理が行われると走査線方向の１行分の処理が
終る。そしての処理から次の１行の処理が始ま
る。
クセス単位の処理が終り、これを繰り返しまで
の処理が行われると走査線方向の１行分の処理が
終る。そしての処理から次の１行の処理が始ま
る。
第１２図は本発明の応用例を示す図である。同
一のビツト・マツプ・デイスプレイ画面上で重な
りが発生するような位置へウインドウを移動する
場合に、第１２図に示すように、ビツト・マツ
プ・デイスプレイ画面上に表示される表示領域と
は別の表示されない予備領域にウインドウを一度
退避（）してから、再度表示領域の指定された
場所へ移動（）したり、予備領域に定型パター
ン（イ、ロ、ハ、ニ）を用意し、この定型パター
ンを高速で表示領域へ転送すること（）も可能
である。
一のビツト・マツプ・デイスプレイ画面上で重な
りが発生するような位置へウインドウを移動する
場合に、第１２図に示すように、ビツト・マツ
プ・デイスプレイ画面上に表示される表示領域と
は別の表示されない予備領域にウインドウを一度
退避（）してから、再度表示領域の指定された
場所へ移動（）したり、予備領域に定型パター
ン（イ、ロ、ハ、ニ）を用意し、この定型パター
ンを高速で表示領域へ転送すること（）も可能
である。
以上の説明から明らかなように、本発明によれ
ば、ウインドウの始端、終端および移動先の始
端、終端を、シフト回路とマルチプレクサを用
い、リード・モデイフアイ・ライトを実行するこ
とにより整合させるので、ビツト・マツプ・メモ
リのアクセス単位に制約されることなく、自由な
ビツト長で構成されるウインドウを高速に移動さ
せることができ、データ処理の速度や効率を大幅
に向上させることができる。
ば、ウインドウの始端、終端および移動先の始
端、終端を、シフト回路とマルチプレクサを用
い、リード・モデイフアイ・ライトを実行するこ
とにより整合させるので、ビツト・マツプ・メモ
リのアクセス単位に制約されることなく、自由な
ビツト長で構成されるウインドウを高速に移動さ
せることができ、データ処理の速度や効率を大幅
に向上させることができる。
第１図は本発明は本発明の１実施例を示す図、
第２図は２点の座標によつて指定されたウインド
ウと移動先の１例を示す図、第３図はデータ・シ
フトおよびリード・モデイフアイ・ライトの概要
を示す図、第４図はCRTデイスプレイを備えた
本発明の具体的な１実施例を示す図、第５図と第
６図は一時記憶レジスタとシフタ部の具体的な構
成例を示す図、第７図はマルチプレクサ１４の構
成例を示す図、第８図は制御用ROMの構成例を
示す図、第９図は書込み先の始終端の発生パター
ンを示す図、第１０図は書込み先の始終端が同一
アクセス単位内である場合の発生パターンを示す
図、第１１図は制御回路による処理の流れを示す
フロー・チヤート、第１２図は本発明の応用例を
示す図である。 １……ビツト・マツプ・メモリ、２……読出し
番地レジスタ、３……書込み番地レジスタ、４…
…書込み終了番地レジスタ、５……比較器、６…
…減算器、７，７−１と７−２……一時記憶レジ
スタ、８……シフタ、９……始端ゲート、１０…
…終端ゲート、１１……制御用ROM、１２……
制御回路、１３，１４と１６……マルチプレク
サ、１５……ビツト・マツプ・デイスプレイ、１
７……メモリ・アドレス・レジスタ、１８……表
示カウンタ、１９……シフト・レジスタ、ａ……
読出し先頭番地の定長Ｎに対する余り、ｃ……書
込み先頭番地の定長Ｎに対する余り、ｄ……書込
み終了番地の定長Ｎに対する余り、……一致信
号、……記憶信号、……シフト信号、……
始終端ゲート信号、……差分信号、……始終
端通知信号、８−００ないし８−０Ｆ、８−Ｅ０
ないし８−EF、８−Ｆ０ないし８−FF、１４−
１０ないし１４−１Ｆと１４−２０ないし１４−
２Ｆ……アンド・ゲート、８−０ないし８−Ｆと
１４−３０ないし１４−３Ｆ……オア・ゲート。
第２図は２点の座標によつて指定されたウインド
ウと移動先の１例を示す図、第３図はデータ・シ
フトおよびリード・モデイフアイ・ライトの概要
を示す図、第４図はCRTデイスプレイを備えた
本発明の具体的な１実施例を示す図、第５図と第
６図は一時記憶レジスタとシフタ部の具体的な構
成例を示す図、第７図はマルチプレクサ１４の構
成例を示す図、第８図は制御用ROMの構成例を
示す図、第９図は書込み先の始終端の発生パター
ンを示す図、第１０図は書込み先の始終端が同一
アクセス単位内である場合の発生パターンを示す
図、第１１図は制御回路による処理の流れを示す
フロー・チヤート、第１２図は本発明の応用例を
示す図である。 １……ビツト・マツプ・メモリ、２……読出し
番地レジスタ、３……書込み番地レジスタ、４…
…書込み終了番地レジスタ、５……比較器、６…
…減算器、７，７−１と７−２……一時記憶レジ
スタ、８……シフタ、９……始端ゲート、１０…
…終端ゲート、１１……制御用ROM、１２……
制御回路、１３，１４と１６……マルチプレク
サ、１５……ビツト・マツプ・デイスプレイ、１
７……メモリ・アドレス・レジスタ、１８……表
示カウンタ、１９……シフト・レジスタ、ａ……
読出し先頭番地の定長Ｎに対する余り、ｃ……書
込み先頭番地の定長Ｎに対する余り、ｄ……書込
み終了番地の定長Ｎに対する余り、……一致信
号、……記憶信号、……シフト信号、……
始終端ゲート信号、……差分信号、……始終
端通知信号、８−００ないし８−０Ｆ、８−Ｅ０
ないし８−EF、８−Ｆ０ないし８−FF、１４−
１０ないし１４−１Ｆと１４−２０ないし１４−
２Ｆ……アンド・ゲート、８−０ないし８−Ｆと
１４−３０ないし１４−３Ｆ……オア・ゲート。
Claims (1)
- １ ビツト・マツプ・メモリ上の２点の座標で指
定されるウインドウを、走査線方向の一定のビツ
ト長Ｎを単位としてアクセスして２点の座標で指
定されるビツト・マツプ・メモリ上の他の矩形部
に移動するビツト・マツプ・メモリ上のウインド
ウ移動制御方式であつて、上記ウインドウの読出
し先頭番地から順に上記単位に従つてデータを読
出して記憶する一時記憶手段、該一時記憶手段に
記憶されたデータを所定のビツト数シフトして上
記単位のビツト長ずつ出力するシフト手段、該シ
フト手段の出力するデータと上記矩形部の書込み
番地から上記単位に従つて読出したデータとのい
ずれかを選択して上記書込み番地の書込みデータ
として上記ビツト・マツプ・メモリに送出するデ
ータ選択手段、および全体の制御を行う制御手段
を少なくとも備え、上記制御手段は、読出し先頭
番地の上記ビツト長Ｎに対する余りと書込み先頭
番地の上記ビツト長Ｎに対する余りとの差に基づ
いて上記シフト手段におけるシフトビツト数を決
め、始端の書込みの際には書込み先頭番地の上記
ビツト長Ｎに対する余りに基づいて当該書込み番
地の前側の元のデータが保証されるように上記デ
ータ選択手段において選択するデータを決定し、
終端の書込みの際には書込み終了番地の上記ビツ
ト長Ｎに対する余りに基づいて当該書込み番地の
後側の元のデータが保証されるように上記選択手
段において選択するデータを決定するように上記
シフト手段とデータ選択手段とを制御するように
構成されたことを特徴とするビツト・マツプ・メ
モリ上のウインドウ移動制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229371A JPS59119385A (ja) | 1982-12-27 | 1982-12-27 | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229371A JPS59119385A (ja) | 1982-12-27 | 1982-12-27 | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119385A JPS59119385A (ja) | 1984-07-10 |
| JPS6356548B2 true JPS6356548B2 (ja) | 1988-11-08 |
Family
ID=16891118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229371A Granted JPS59119385A (ja) | 1982-12-27 | 1982-12-27 | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119385A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175386A (ja) * | 1984-09-20 | 1986-04-17 | ダイキン工業株式会社 | ビツトマツプデイスプレイ装置のデ−タシフト回路 |
| JPH0690606B2 (ja) * | 1985-03-29 | 1994-11-14 | 株式会社東芝 | メモリ制御方式 |
| JPH0774946B2 (ja) * | 1985-05-20 | 1995-08-09 | 株式会社日立製作所 | 記憶回路 |
| JPS627087A (ja) * | 1985-07-03 | 1987-01-14 | 株式会社日立製作所 | 表示制御装置 |
| JPS6214194A (ja) * | 1985-07-11 | 1987-01-22 | 日本電気株式会社 | ビツトマツプム−バ− |
| JPS6234281A (ja) * | 1985-08-08 | 1987-02-14 | Fanuc Ltd | 画像処理装置 |
| JP3164832B2 (ja) * | 1991-03-22 | 2001-05-14 | 株式会社日立製作所 | 描画制御装置 |
-
1982
- 1982-12-27 JP JP57229371A patent/JPS59119385A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119385A (ja) | 1984-07-10 |
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