JPS635775B2 - - Google Patents

Description

【発明の詳細な説明】

本発明の分野 本発明はデータ・プロセツサに関し、具体的に
は高速信号処理コンピユータのための制御装置に
関する。 本発明の背景 大部分の先行技術に基く汎用デイジタル・コン
ピユータは、主記憶装置が一方で局外の二次記憶
装置に接続され、他方で中央処理ユニツトへ接続
された中央システム構成を採用している。主記憶
装置のハードウエアは、しばしば階層レベルに分
割され、小型の迅速アクセス作業記憶装置は直接
に中央処理ユニツトへ接続され、バツキング・レ
ベルの大型低速アクセス大容量記憶装置は、最初
の高速作業記憶装置レベルへ接続される。例え
ば、Kilburnその他による米国特許第3218611号
は、特定のデータがどこに記憶されているかを追
跡するデイレクトリ・レジスタを有する階層構成
を説明している。 主記憶装置における記憶階層の要求は、メモリ
のペースをCPU速度と合わせる必要性から生じ
るとともに、同時に、大量の計算問題を処理する
必要から要求される大きな物理的メモリ・サイズ
を与えるためである。しかし、大型サイズと迅速
なアクセス速度は、主記憶装置の設計上両立しな
い目的である。何故ならば、メモリ容量が増大す
ると、それだけ物理的パツケージは大きくなり、
これは転送時間を増大させるからである。主記憶
装置の階層構成は主記憶装置とCPUとの間の速
度をマツチさせることができるが、別個の記憶転
送制御プログラムに対する必要性をもたらす。こ
のプログラムは、大容量記憶装置と作業記憶装置
との間、及び作業記憶装置と演算処理ユニツトと
の間で、データ転送を調整する。更に、基本的な
演算データ処理タスクを実行するための監視兼演
算処理制御プログラムも必要である。 演算パイプライン構成を有する信号処理コンピ
ユータに独特の他の問題も生じる。信号処理演算
動作は高度に反復的であり、シーケンシヤルなパ
イプライン構成がそのような動作を実行させる場
合のスループツトを実質的に改善することが発見
された。例えば、G.L.Kratzその他による米国特
許第4041461号は、ビーム形成、有限インパルス
応答（FIR）濾波、及び高速フーリエ変換
（FFT）のように、高度に反復的な信号処理動作
を実行するための順次パイプライン演算構成を含
む演算プロセツサを説明している。演算パイプラ
インを制御するため、演算エレメント・コントロ
ーラが、それ自体のマイクロ命令シーケンサを含
む演算プロセツサ中に含まれる。この演算エレメ
ント・コントローラは別個の制御プロセツサによ
つて制御される。この制御プロセツサは、全体的
信号処理動作のための監視兼記憶マネジヤとして
働く。また、第３のプロセツサが大容量データ記
憶装置と作業記憶装置との間、及び大容量データ
記憶装置と入出力チヤネルとの間で、デー転送を
制御する。Kratzその他による米国特許で説明さ
れたシステムは、高速フーリエ変換のように高度
に反復的な１つの動作を延長された計算時間で実
行するためには良好に働くが、いくつかのプロセ
ツサは、１つの種類の処理タスクから他の種の処
理タスクへ切替えるため、かなり長い切替時間を
必要とする。かくて、比較的短い時間間隔の中
で、ビーム形成計算タスクから有限インパルス応
答濾波タスクへの切替え、次いで、高速フーリエ
変換計算への切替が望まれた場合、Kratzその他
の米国特許に説明された制御アーキテクチヤー
は、そのような切替えを容易には許さない。制御
プロセツサは、その監視兼記憶管理機能を実行し
なければならず、かつ記憶転送コントローラ及び
演算エレメント・コントローラへ、望まれる新し
い種類のタスクを実行するために必要な新しいタ
スク・シーケンス及びパラメータを伝達しなけれ
ばならない。 本発明の目的 本発明の目的は、階層記憶構成を必要とせず、
大容量記憶装置のアクセスと演算処理ユニツトの
速度とをマツチさせる改善されたデータ処理シス
テムの制御装置を提供することである。 本発明の他の目的は、メモリ転送、演算処理及
び入出力転送に対する記憶プログラム制御を単純
化する。データ・プロセツサのための制御機構を
提供することである。 本発明の他の目的は、先行技術よりも早い時間
内で１つのタスクから他のタスクへ変化させるた
め、パイプライン演算アーキテクチヤーのための
柔軟性に富んだ制御機構を提供することである。 本発明の要約 本発明の目的は、ここに開示される機能プロセ
ツサのための制御ユニツトによつて達成される。
この機能ユニツトは、データ転送及び２レベル・
メモリ・システムに関連した転送制御を除くこと
によつて、プログラミングの複雑性を最小にし、
かつパイプライン演算アーキテクチヤーにおける
プログラム・タスク切替えの柔軟性を改善する。
これは、メイン・メモリ（MM）アドレス又はア
ドレス増分を記憶するメモリ・アドレス・スタツ
クへアクセスし、かつ係数メモリ・アドレス又は
アドレス増分を記憶する係数アドレス・スタツク
へアクセスし、かつブランチ及びループ制御パラ
メータを記憶するマイクロ命令シーケンス制御ブ
ランチ・スタツクへアクセスするための共通のペ
ージ・アドレシングを使用することによつて達成
される。これによつて、外部的制御及び関連した
実行時間のオーバヘツドなしに、信号処理サブル
ーチンの長いシーケンスを連鎖することができ
る。 マイクロプログラム記憶装置は、マイクロ命令
がマイクロ命令シーケンサによつて順序付けられ
るマイクロプログラムを含む。マイクロ命令は、
共通のページ番号を使用して、ブランチ・パラメ
ータ・スタツクから一連のループ・サイクルの最
初のものを呼出し、メイン・メモリ・アドレス・
スタツクから演算プロセツサ中で処理されるべき
関連オペランドのためメイン・メモリの開始アド
レスを呼出し、係数スタツクから、そのマイクロ
命令期間中パイプライン演算ユニツトにあるオペ
ランドと共に処理されるべき関連係数の最初のも
のを呼出す。更にメイン・メモリ・スタツクは、
演算ユニツトがその機能を完了した後に、処理さ
れたデータを書込むべきメモリ・アドレスを含
む。更に同一のマイクロ命令は、演算パイプライ
ンにおいて、そのマイクロ命令期間に実行される
べきスクラツチ・パツド・メモリ動作と演算エレ
メントとを呼出す。結果のプロセツサ・システム
は、メモリ転送、演算処理、及び入出力転送の開
始を実行するため、単一のマイクロプログラムを
必要とするのみである。 本発明に関連した他の特徴は回帰バツフア動作
である。この動作において、複数のメイン・メモ
リ・モジユールが、演算ユニツトにある複数のス
クラツチ・パツド・バツフアの各々へ、同期的態
様で循環的に接続される。それによつて、メモリ
転送、演算処理及び入出力転送の結合動作のスル
ープツトが最大にされる。他の特徴として、制御
ユニツトは二重クロツク構成を使用する。この構
成によつて、スクラツチ・パツド記憶エレメント
及び演算エレメントは、マイクロ命令がマイクロ
プログラム記憶装置からアクセスされる速度の２
倍で動作するように、選択的に制御されることが
できる。パイプライン演算アーキテクチヤーのた
めの制御ユニツトは、ループ兼ブランチ制御動作
と、記憶アクセス動作及びパイプライン演算動作
とを緊密に結合して制御し、プログラミング・タ
スクの変更に対して、即時のかつ柔軟性ある応答
を与える。 システムの概要 緒 言 広範囲の処理機能を柔軟にかつ効率的に実行す
ることのできるパイプライン演算アーキテクチヤ
ーについて新しい制御方式が説明される。制御ユ
ニツト及び演算ユニツトの全体的組合せは、機能
処理エレメント（FPE）と呼ばれる。 FPEアーキテクチヤーの説明 FPEアーキテクチヤーは、広範囲の信号処理
機能を柔軟にかつ効率的に実行するよう設計され
ている。FPEはモジユラー形の演算／メモリ・
ユニツト（AMU）及び制御ユニツト（CU）を
使用し、これらのユニツトは初期プログラム・ロ
ード（IPL）を介して機能的に組込まれる。それ
ぞれの機能的に組込まれた処理セグメント内で高
度の予備動作を可能とするため、システム監視コ
ントローラとの相互作用は最小にされる。CU及
びAMUの集合はマイクロプログラム化すること
ができ、大型システムに関連した処理機能を実行
するため相互接続される。CUへ組込まれた特殊
機能は、機能的に組込まれたプロセツサの内部制
御能力を高め、システム監視コントローラの介入
を最小にする。 AMU及びCUアーキテクチヤーと共に使用さ
れることのできる広範囲な信号処理機能によつて
以前には独特の個別的に設計されたユニツト（ビ
ーム形成ユニツト、濾波ユニツト、高速フーリエ
変換ユニツト、広帯域処理ユニツトなど）の中で
実行された機能について、同一のマイクロプログ
ラム可能なエレメントを使用することが可能とな
る。更に、各機能について特別に設計されたアー
キテクチヤーが使用される場合の如く、異つた機
能を実行する時にも、マイクロコード・フオーマ
ツトは変化しない。かくて、大型システム内のハ
ードウエアの共通性が、基本的ハードウエア・モ
ジユール・レベル及び機能ユニツト・レベルに対
して拡張され、マイクロコード・フオーマツトの
共通性がシステム全体を通して存在するようにな
る。 FPEの特性 信号処理に対してFPEを広く適用するため、
次のような設計上の特性が限定された。 処 理 ａ 多次元（空間・時間）濾波及びスペクトル分
析。 FPEは多次元FFT、周波数領域ビーム形成、
時間領域ビーム形成、周波数帯域シフト及び帯域
形成を実行することができる。 ｂ 回旋及び相関。 FPEは、整列、限定、アレイ分割及び変換領
域空間処理の如きソーナー機能のために、直接又
は変換領域で回旋及び相関ずけを実行することが
できる。 ｃ 検出及び事後検出動作。 FPEは、値及び平方された値の検出、積分雑
音平均評価、再量子化及び出力データのパツキン
グを実行することができる。 パラメータ ａ 濾波機能 FPEは有限インパルス応答（FIR）又は無限イ
ンパルス応答（IIR）を濾波する。FIR濾波は、
任意の整数データのデシメーシヨン及び／又は挿
入率で計算されることができる。計算効率は、対
称的なインパルス応答に対して２倍にされる。
IIR濾波は、基本ステージのマイクロプログラム
を反復して適用することにより、カスケード状２
次ステージを使用して構成されることができる。 ｂ FFT。 FPEは基数２及び混合基数FFTを与える。混
合基数FFTは周波数領域ビーム形成で直交サン
プリングを行うために必要である。 ｃ プロセツサは分散した主記憶装置から取られ
たデータの上で働く（作業記憶装置は必要でな
い）。 演算エレメントは、大型のランダムにアドレス
可能なメモリから得られたデータをアドレスする
ことができる。これは２次元FFTの苦しい問題
を軽減する。主記憶装置から作業記憶装置へ（又
はその逆）のデータ転送は除かれる。 ｄ 内部レコード端データ処理。 FPEは回帰スクラツチ・パツド及びメイン・
メモリにデータを記憶し（モジユロ・ラツプ）、
従つて、一時的レコードの端部におけるサンプル
（バツチ）は、特別の処理を要しない。例として
は、濾波インパルス応答がレコード端を取囲み、
前のレコード及び現在のレコードから信号サンプ
ルが必要とされる時である。 アーキテクチヤー ａ マイクロコード化パイプライン・プロセツ
サ。 高度利用信号処理機能の大部分は、回旋フイル
タの変化である。基本的動作は、信号サンプルの
有限の組を重みずけ、合計をとることである。従
つて、この能力を含むマイクロコード化パイプラ
イン・プロセツサは、ビーム形成、帯域形成、ス
ペクトル分析、平滑化、積分などの、広範囲の信
号処理機能を高速で実行するため効率的に働く。 ｂ 分散された処理、メモリ及び制御。 処理及び制御の分散によつて、システムの機能
セグメントを更に独立して開発することができ
る。機能の追加又は変更は、他の機能による共用
プロセツサの時間使用に依存しない。分散メモリ
はメモリ階堪におけるレベルを１つだけ減少さ
せ、かつアクセスの競争を除く。分散されたメモ
リ・モジユールは、バス接続を介して１つの分散
メモリから他のメモリへデータを転送するように
設計されている。 ｃ 標準的バス・インターフエイス。 AMUは外部データ転送及び演算エレメント転
送のために別個のポートを有している。２つのポ
ートは同一の基本記憶モジユール（BSM）から
は働かず、従つて、タイムシエアリング及び競争
は外部転送における要因とはならない。 ｄ データ・ブロツクのバツチ処理。 システム監視コントローラの介入を最小にする
ため、大量のデータ・バツチがAMUの中で処理
される。その結果、外部同期及びデータ転送制御
要件は、それほど緊密に分散プロセツサへ結合さ
れない。 ｅ 単一レベルの制御及びメモリ。 プロセツサ・モジユラー・ユニツト プロセツサは２つの基本ユニツトを含む。それ
らは、第１図に示されるように制御ユニツト
（CU）２及び演算／メモリ・ユニツト（AMU）
４である。制御ユニツト２は、AMU４の演算パ
イプライン動作の各マシン・サイクルに必要なマ
イクロプログラム制御を与え、かつメイン・メモ
リ６と外部入出力待ち行列バツフアとの間でデー
タを転送するために必要なアドレシングとタイミ
ングを与える。制御ユニツト２は、１つ又はそれ
以上の演算／メモリ・ユニツト４へ接続されるこ
とができる。１つを超えるAMU４がCU２へ接
続された時、全てのAMUはロツクされたステツ
プで同じ動作を実行する。 AMU４のパイプラインは、実数又は複素数の
データを伴う、広範囲の前方送り及び後方送りの
信号処理アルゴリズムを効率的に実行するように
設計される。加算機能１０′は、プロセツサのス
ループツトを増大させるため、アルゴリズムの計
算を節減する因数分解を可能にする。例えば、対
称FIRフイルタにおける同一のインパルス応答係
数によつて乗算される信号サンプルの加算と、
Winograd形のアルゴリズム（例えばWinograd
フーリエ変換）で同一の重みを受取る変数の加算
との因数分解である。これについての詳細は、音
響学についてのIEEEトランザクシヨン「音声と
信号処理」（Speech and Signal Processing、
Vol.ASSP−25、No.２、April 1977、H.F.
Silverman、An Introduction to Programming
the Winograd Fourier Transform Algorithm
（WFTA）を参照されたい。 乗算器１２の出力で２つの加算（又は累算）を
実行することのできる能力は、２点FFTバター
フライの如く複素数データ処理で使用される。こ
のアルゴリズムの大部分の簡単な因数分解におい
ては、４つの乗算及び６つから８つまでの加算が
使用される。逆に、大部分の濾波動作は、乗算ご
とに１つの累算動作を必要とするのみである。後
に演算／メモリ・ユニツトに関して説明するよう
に、乗算・加算速度に関するこの要件の対立は乗
算器１２の速度の２倍で動作する演算論理ユニツ
ト（ALU）を、加算機能２０′のために使用する
ことによつて解消され、従つて追加のハードウエ
アは導入されない。 制御ユニツト２は、メイン・メモリ・アドレス
及びアドレス増分、係数記憶装置アドレス及びア
ドレス増分、カウント関数ブランチ（BFC）パ
ラメータを記憶するための1024段になつたスタツ
ク１４を使用する。これによつて、外部制御及び
関連した実行時間のオーバヘツドなしに、信号処
理サブルーチンの長いシーケンスを連鎖すること
ができる。 信号処理アルゴリズムをマイクロコード化した
経験によれば、アルゴリズムは通常８個より少な
いレジスタのスタツクを必要とする。従つて、信
号処理マイクロプログラムを連鎖し、かつそれを
異なつた初期化パラメータと使用するため、1024
個のレジスタを有するスタツク１４はページへ副
分割される。その副分割は、状況ビツトをセツト
してページを識別するリンク・マイクロ命令を使
用することによつてなされる。状況ビツトは、ス
タツク１４をそれぞれ16個のレジスタより成る64
個のページへ分割する。 初期プログラム・ロード（IPL）の段階で記憶
された多数の初期化パラメータは、スタツク１４
の内容を以後変更することなく、多くの処理連鎖
が実行されることを可能にする。変更が必要とさ
れるときにも、その頻度は少なく、結果として生
じるシステム監視コントローラとの相互作用は最
少にされる。 他の特徴は、３つの（即ち、メイン・メモリ・
アドレス、係数アドレス、マイクロプログラム・
アドレス）の各スタツクのために、16個の現アド
レス・レジスタを含むことである。スタツク中に
記憶されたアドレスは、指定された現アドレス・
レジスタへロードされることができ、次いでこの
アドレスは、ベース・アドレス／増分スタツクの
内容を変更することなく、増加されることができ
る。その結果、マイクロプログラムは、ベース・
アドレス／増分値をスタツク中に復元することを
記憶しておく必要はない。何故ならば、それらの
値は変更されないからである。多数の現アドレス
（走行中のアドレス）を同時に保持しておくこと
ができるので、アドレス発生にかなりの柔軟性が
得られる。 制御ユニツト２のアドレス発生器は、メイン・
メモリ６のバツフア・アドレスを回帰させること
ができる。バツフア・アドレスの回帰能力は、入
力スクラツチ・パツド１６のためにも含まれ、か
つFIR濾波、FFT平滑化、及び他の滑走窓型機能
のためにマイクロコード・サブルーチンの反復的
変化例をコード化する必要性を除く、メイン・メ
モリのアドレス発生器１８は、基本記憶モジユー
ルの境界（データ・バツチ）を横切つてアドレス
することを可能にし、レコード端に近いデータ・
ポイントを処理する特別のマイクロコードに対す
る必要性を除く。 FPEモジユール（CU２及びAMU４）は、シ
ステム監視コントローラの最小の介入しか必要と
しない、機能的に組込まれた処理モジユールにお
いて、多様な信号処理を行なうように設計されて
いる。典型的なプロセツサ構成の単純化された例
が第２図に示される。 演算／メモリ・ユニツト（AMU） 演算／メモリ・ユニツト４に関連する設計パラ
メータは表１にリストされている。演算／メモ
リ・ユニツト４の更に詳細なブロツク図は第３図
に示される。メイン・メモリ６は演算パイプライ
ン・エレメントへ専属化され、他の演算エレメン
トと共用されない。もつと大型のシステム構成で
は、１個のAMU４の出力オペランドは、外部転
送ポートを介して次の処理段階を実行するAMU
へ通される。第２のメイン・メモリ・ポートは、
演算エレメント４のスクラツチ・パツド１６との
間でオペランドを転送する。要するに、演算／メ
モリ・ユニツト４は、マイクロ命令制御の下で、
メイン・メモリ６の１つ又はそれ以上の基本記憶
モジユールから直接に働く。演算／メモリ・ユニ
ツト４は、分散したメイン・メモリ６から直接に
転送されたデータ上で働くから、作業記憶装置又
はメイン・メモリ乃至作業記憶装置の転送制御は
必要でない。マイクロ命令は、4MHzマシン×サ
イクルで、メイン・メモリ６及びスクラツチ・パ
ツド１６のアドレシング、データ転送のスイツチ
ング、位取り、ALU動作、係数選択、丸めなど
の全てを制御する。スクラツチ・パツド１６は、
第３図に示されるように機能的にはSP０からSP
５とラベルを付された６個の部分に割当てられて
いる。メイン・メモリ６からスクラツチ・パツド
SP０，SP１，SP２への全てのデータ転送は丸め
装置２１によつて右方シフトされることができ
る。この丸め動作は、マイクロコードによつて直
接に指定されることができ、又はFFTブロツク
浮動小数点丸め動作のために、データに依存させ
ることもできる。スクラツチ・パツドSP０及び
SP１は、全ての滑走窓型アルゴリズムのために、
回帰バツフア・アドレシングを有する。回帰バツ
フア・アドレシングは、これらのスクラツチ・パ
ツドの中で、書込み及び読出し動作のために使用
され、書込み及び読出しアドレスを増加させるた
めのモジユロ１６の加算器を使用することによつ
て達成される。この特殊機能の使用例は、後に
FIR濾波の処理フローを説明する際に示す。 IIR濾波及び４点FFTバターフライのようなフ
イードバツク・アルゴリズムの場合、ALU１０
へ入力を待ち行列させるため、スクラツチ・パツ
ドSP５が使用される。フイードバツクのための
別個スクラツチ・パツドは、メイン・メモリ６か
らの転送と書込競争が生じるのを除く。ALU１
０は、重みずけの前に１対のオペランドを合計す
ることを可能にし、よつてFIR濾波の如きアルゴ
リズムについて、パイプラインのスループツトを
２倍にする。この特殊機能の例は、後にFIR濾波
の処理フローを説明する時に示す。重みずけされ
た対が必要とされない時、オペランドは直接に加
算器１０を通つて乗算器１２へ送られる。 表 １ 演算／メモリ・ユニツトのパラメータ ・ 4MHzマシン・サイクル ・ マシン・サイクル当りの機能 （半精度のオプシヨンも同じモジユール・タ
イプを使用する） 事前加算（16＋16） 乗算（16×16） ２個のアキユムレータ（32＋32） ３個の位取り装置 丸め装置（32→16） ・ 振動バツフア・メイン・メモリ 演算エレメントとの間の4MHz転送 インターフエイスとの間の4MHz転送 乗算器１２の第２ポートは、係数記憶装置２４
又はSP０，SP５から入力を受取る。係数記憶装
置２４の入力は、濾波インパルス応答サンプル、
１のFFT累乗根、ビーム形成開孔遮断加重、粗
レゾリユーシヨン帯域シフタ・サンプルなどを表
わす。SP０，SP５からの入力は、平方数（ｙ＝
x²）、複素数共役乗算、直接実施相関などのため
に使用される。乗算器１２に続く位取り装置２２
は、累算のオーバフローを防止するため使用され
るとともに、ALU２０と結合して、長項積分の
ような１次線形差分方程式における（１−2^-a）
の重みを形成するために使用される。位取り装置
２２は乗算器１２又はSP２，SP３，SP４から入
力を受取る。 ALU２０は多様な機能を持つ演算論理ユニツ
トであり、積分、ビーム形成、一時的FIR濾波部
分合計、数量近似、出力データの再量子化及びパ
ツキングなどのためにスクラツチ・パツドSP３
及びSP４と結合して使用される。スクラツチ・
パツドSP２は、スクラツチ・パツドSP３及びSP
４へ書込む場合の競争を避けるため、メイン・メ
モリ６からデータを転送するために使用される。 乗算器１２より後の全ての処理ブロツクは、
8MHzで動作し、基本マシン・サイクルごとに２
つの動作が実行される。これによつて、ALU及
びスクラツチ・パツドの形式でハードウエアを付
け加えることなく、必要に応じて、加算対乗算率
（加算／乗算）を２：１へ増大させることができ
る。この比率は、FFTのようなアルゴリズムの
ために必要である。 位取り装置２３は、32ビツトから16ビツトへ丸
めを実行する前に、最有意のハーフ・ワード方向
へデータを左方シフトするために使用される。飽
和出力にはオーバフローが発生する。丸め装置２
６は、スクラツチ・パツドSP５又はSP６へ転送
するための丸め出力を発生する。完全な32ビツト
の出力は、スクラツチ・パツドSP６へ転送する
ためのものであり、短縮された16ビツトの出力は
スクラツチ・パツドSP５へ転送するためのもの
である。スクラツチ・パツドSP６は、メイン・
メモリ６へ出力を転送するための待ち行列バツフ
アとして使用される。SP６から上方又は下方の
ハーフ・ワード（16ビツト）を転送することによ
つて、メイン・メモリ６へ二重に転送することが
でき、隣接したアドレス・ロケーシヨンを使用し
て、フル・レゾリユーシヨンの32ビツト・オペラ
ンドがメイン・メモリ６に記憶される。 状況ビツト論理２８は、前のFFT段階の実行
において最有意ビツトが発生したことを感知し、
浮動小数点の位取りを禁止し、SP２／SP３又は
SP３／SP４からALU２０へ条件付きでデータを
転送し、前のALU２０の動作によつて発生され
た符号の関数として条件付きブランチを実行する
ために使用される。 メイン・メモリ６のモジユラー性及び相互接続
は第４図に示される。基本記憶モジユール
（BSM）は、64Kワード×16ビツトである。デー
タ転送速度は、基本記憶モジユールに対して4M
Hzである。第４図に示されるように、各基本記憶
モジユールは、２つのソースの１つから入力デー
タを受取り、２つのシンクの１つへ出力データを
送るように割当てることができる。メモリ・モジ
ユールは、回帰バツフア様式で割当てることがで
きる。通常、１個の基本記憶モジユールが外部ポ
ート３０へ割当てられ、２個の基本記憶モジユー
ルが内部（演算エレメント転送）ポートへ割当て
られる。２個の基本記憶モジユールが演算エレメ
ント（AE）データ転送のために使用される時、
２個の連続したバツチから得られたデータは、
AEによる使用のために利用可能となり、レコー
ド端又かバツチ端に近いデータを処理するため、
特別のマイクロコードが必要となることはない。
１つのモジユールは最新のバツチを含み、他のモ
ジユールは固いバツチを含む。 マイクロ命令中の制御ビツトは、基本記憶モジ
ユールの割当てを回帰させるために使用される。 振動バツフア又は回帰バツフアが使用されない
時、外部データ転送のために、サイクル・スチー
ル動作を使用することができる。 制御ユニツトの概観 各FPEの制御は、単一のコントローラ及びプ
ログラム記憶装置を用いて達成される。プログラ
ム記憶装置は、信号処理サブルーチン及び標準的
リンケージ・プログラムのライブラリイを含む。
全てのプログラミング（サブルーチン及びサブル
ーチンのリンケージ）について、単一レベルのコ
ントローラ及び単一の命令フオーマツトを使用す
ることにより、プログラミング・タスクが顕著に
単純化される。 制御ユニツト２は、マイクロプログラム記憶装
置３９に記憶されたマイクロ命令を介して、各マ
シン・サイクルのために全ての演算エレメント・
パラメータを限定し、マイクロプログラム・シー
ケンサ３８を介して、演算エレメント動作を連鎖
する。マイクロ命令は、CU２に関連したAMU
４のために、メイン・メモリ６及びスクラツチ・
パツド１６のアドレシング、データ通路の切替
え、位取り、ALU動作、係数選択、丸めなどの
全てを制御する。CU２は１つ又はそれ以上の
AMU４を制御することができ、１個を超える
AMU４が接続された時、それらは全てロツクさ
れたステツプで動作する。 マイクロ命令のフオーマツトは第５図に示され
る。マイクロ命令の基本フイールドは、次のよう
な事項を制御する。 ａ メイン・メモリ６／スクラツチ・パツド１２
のデータ転送 ｂ ALU１０の機能及びデータ・ソースの制御 ｃ 乗算器１２の入力及び係数記憶装置２４の制
御 ｄ ALU２０の機能、データ・ソース及びデー
タ宛先の制御（２つのサブサイクル） ｅ 丸め装置２６の機能及びデータ宛先の制御 ｆ 位取り装置の制御（３つの位取り装置２１，
２２，２３） ｇ マイクロプログラム・シーケンスのためのブ
ランチ制御 ｈ 条件付き動作、コントローラにおけるアドレ
ス・スタツク・ページングのために状況ビツト
論理を制御すること。 メイン・メモリ／スクラツチ・パツド転送 メイン・メモリ６とスクラツチ・パツド１６と
の間のデータ転送の特徴は次のとおりである。 １ メイン・メモリ６とスクラツチ・パツドSP
０，SP１，SP５の双方について、循環フアイ
ル・アドレシングが行われる。 ２ 演算ユニツトはメイン・メモリ６から直接働
く。 ３ アドレス増分機能が設けられる。 ４ データに依存するメイン・メモリのアドレシ
ングが計算される。 ベース・アドレス及び増分値は、決して変更又
は更新されない。従つてマイクロプログラムは、
それらを元の値へ復元することを覚えておく必要
はない。 ALU１０の制御 ALU１０の制御の特徴は次のように要約でき
る。 １ それは８機能のALUである。 ２ フイードバツク又はメイン・メモリ及びスク
ラツチ・パツドの入力は、Ａポートについて選
択可能である。 ３ スクラツチ・パツドSP０及びSP１につい
て、循環フアイル・アドレシングが存在する。 ４ ALU１０は、対称インパルス応答及びアル
ゴリズムのWinograd因数分解を伴うFIR濾波
について優先的に使用される。 係数制御 マイクロ命令の係数制御フイールドは、次のよ
うな能力を有する。 １ スクラツチ・パツド又は乗算器１２の第２ポ
ートへの係数入力が選択可能である。 ２ 係数記憶装置２４について、アドレス及び増
分の指定が行われる。 ３ 係数記憶装置２４の１部分から、データに依
存したテーブル・ルツクアツプが実行される。 ALU２０の制御（サブサイクル1/2） ALU２０の制御フイールドは、基本の4MHzマ
シン・サイクルごとに２つのALU実行を可能と
するため反復される。制御機能の特徴は次のとお
りである。 １ 基本の4MHzのマシン・サイクルごとに２つ
の実行が生じる。 ２ 入力は３つのスクラツチ・パツドの１つから
選択される。 ３ 部分合計／即時的結果は、２つのスクラツ
チ・パツドのいずれかへ記憶される。 ４ それは16機能ALUである。 ５ ALU２０はアキユムレータとして優先的に
使用される。更にそれは数量近似及び再量子化
に使用される。 丸め装置２６の制御 丸め装置２６は次のような特徴を有する。 １ 16ビツト又は32ビツトの出力が利用可能であ
る。 ２ 左方シフトは、オーバフローを伴う飽和値を
生じる。 ３ 基本の4MHzマシン・サイクルごとに、２つ
の実行が生じる。 位取り制御 演算パイプライン・エレメントを通して、位取
り装置２１，２２，２３が分散されている。 １ 位取り装置２１は、FFTブロツク浮動小数
点のために、データに依存した制御オプシヨン
を有する。 ２ 位取り装置２２は、累算過程におけるオーバ
フローを防止する。 ３ 位取り装置２３は、16ビツトの丸められた出
力のためにデータを位置ずけるために使用さ
れ、かつ任意選択的なデータに依存した制御を
有する。 位取りは、量子化の歪みを最小にし、かつ同時
にスペクトル分析の前に飽和の歪みを防止するた
め、AMU４内で実行される広範囲の利得調整を
含む。位取り装置２１は、演算パイプラインへ転
送された16ビツト・オペランドの上で、０から７
ビツトまでの右方シフトを実行する。ALU１０
における１対のオペランドの合計は、オーバフロ
ーを防止するため１ビツトの右方シフトを必要と
し、固定した位取り因数であつてよい。 逆に、長いFFTは変換出力で広いダイナミツ
ク範囲を必要とし、先天的に、計算の全階段を通
してオーバフローを防止する位取りは、利用可能
なビツトの非効率的使用を招く。従つて、ブロツ
ク浮動小数点位取り及びデータ依存の位取りが実
行されてよい。その場合、FFT計算の次の段階
で使用される位取り因数は、前の段階で発生した
最大絶対値の関数である。基数２、３、４、５の
段階では、要求される最大の右方シフトは約４ビ
ツトであり、これは位取り装置２１の能力範囲内
にある。 位取り装置２２は、32ビツト・オペランドを０
ビツトから15ビツトまで右方シフトすることがで
きる。重みずけられた合計におけるアキユムレー
タ入力の位取りは、重みの絶対値の合計の逆数よ
り大きくない因数を使用すべきである。これは１
から2^-15まで因数範囲を与え、十分過ぎるほどで
ある。更に、これは長項積分のような１次線形差
分方程式における柔軟な時定数制御を与える。 位取り装置２３は、丸める前に有意のデータ・
ビツトを上半分の量子化位置へ置くために使用さ
れる。 ブランチ制御 マイクロプログラム・シーケンスのブランチ制
御は、外部の制御なしに、多数の信号処理サブル
ーチンの連鎖を可能にする。これは、システム監
視コントローラの側で頻繁なアクシヨンを取る必
要性を除く。ブランチの特性は次のとおりであ
る。 １ ブランチ形式 無条件 条件付き カウントの関数 ブランチ・アンド・リンク ２ アドレスへのブランチ、アドレス＋変位への
ブランチ ３ 512までの入れ子ループ ４ カウント・パラメータのブランチ機能につい
て、512ワードのスタツク ５ ブランチ・スタツクは外部的にロードされる
ことができる 状況（スタツク・ポインタ制御） このフイールドは、マイクロ命令シーケンサ・
スタツク、メイン・メモリ・アドレス・スタツ
ク、係数記憶装置アドレス・スタツクにおけるペ
ージ制御のために使用される。更に、それは状況
ビツトをセツト及びリセツトするために使用され
る。状況ビツト０，SB０は、閾値動作の関数と
して、条件付きブランチ及び条件付きデータ選択
のために使用される。状況ビツトSB１は、条件
付きブランチのために使用される。 アルゴリズム・フローの例 信号処理において大きい計算負荷を表わす若干
の信号処理アルゴリズムが、AMU４における処
理フローを例示するため選択された。 FIR濾波 対称インパルス応答を有する隅数長さのFIR濾
波が第６図に示されるフローのために使用され
る。濾波式の次のように表わすことができる。 Y_Diは時点Diにおける濾波出力サンプルを示す。 Ｄ＝デシメーシヨン率 h_k＝ｋ番目のインパルス応答サンプル X_n＝時点ｍにおける濾波入力信号サンプル フイルタの長さは偶数であるから（Ｌ／２＝整
数）、インパルス応答係数によつて乗算される前
に相互に加えられる２つの信号サンプルは、常に
奇数及び偶数のサンプルである。従つて、回帰バ
ツフア・スクラツチ・パツドSP０及びSP１にロ
ードする場合、偶数サンプルはSP０にロードさ
れ、奇数サンプルはSP１にロードされる。加重
前に加えられる２つのサンプルは、常にALU１
０の別個のポートで利用可能であり、ALU１０
を用いてカツコ内の一対のサンプルの合計をとる
ことができる。次にサンプル対は、乗算器１２を
使用して加重される。係数記憶装置２４は、h_k係
数を与える。位取り装置２２は、Ｌ／２加重サン
プル対の合計におけるオーバフローを防止するた
めに使用される。前に、位取り装置２１は、奇数
及び偶数サンプルの合計におけるオーバフローを
避けるため、メイン・メモリ６から偶数及び奇数
のサンプルを転送する間に使用された。ALU２
０及びSP３は、加重サンプル対の合計に使用さ
れる。SP３は、部分合計記憶装置として使用さ
れる。全てのＬ／２対が合計された時、出力は、
16ビツトへ丸めるため、位取り装置２３及び丸め
装置２６へ送られる。出力サンプルは、メイン・
メモリ６へ転送するため、SP６の中で待ち行列
にされる。濾波サブルーチンは各出力サンプルの
ために反復され、出力毎にＬ／２マシン・サイク
ルを必要とする。必要なメイン・メモリ６の転送
の数はＤ＋１である。Ｄ個の新しい入力サンプル
はスクラツチ・パツド１６へ送られ、１つの出力
サンプルが転送される。転送サイクルの数と計算
サイクルの数とを等式化すると、Ｌ＝2D＋２を
得る。２のデシメーシヨンについては、濾波処理
は、Ｌが６又はそれより大である時、演算エレメ
ント・スループツトを十分に利用する。従つて、
実用的な全てのフイルタについて、アーキテクチ
ヤーは良好にマツチする。 第７図はSP０及びSP１のモジユロ１６アドレ
シングが、どのようにして濾波を単純化するかを
示す。上方の列はSP０に記憶された偶数サンプ
ルを表わし、下方の列はSP１に記憶された奇数
サンプルを表わす。最初の濾波出力は、信号サン
プル０から７までを含むものと仮定する。サンプ
ル０及び７はALU１０へ送られ、加算され、加
重され、次いでSP３へ記憶される。SP０のアド
レスは１だけ増加され、SP１のアドレスは１だ
け減少され、サンプル２及び５が、加重前に合計
のために利用可能となる。これはもう２回だけ反
復され、サンプル対４−３及び６−１が、加重前
に、合計のために利用可能となる。次にSP０の
アドレスが２だけ減少され、SP１のアドレスが
４だけ増加され、サンプル２から９までに関する
フイルタ計算が開始される（デシメーシヨンが２
である時）。SP０が１だけ増加され、SP１が１
だけ減少される内部ループが反復される。 奇数及び偶数サンプルをスクラツチ・パツド１
６へロードするため、同様な手順が使用される。
２つのスクラツチ・パツドについて、アドレス増
分は１であり、それぞれの内部ループ実行毎に一
対のサンプル（Ｄ＝２）がスクラツチ・パツド１
６へ転送される。 第８図は、スクラツチ・パツドSP０及びSP１
の回帰バツフア・アドレシングのために、単純な
４ビツト・スライス加算器４２、マルチプレクサ
４４、アドレス・レジスタ４６、増分器４８がど
のようにしてモジユロ１６加算器として使用され
るかを示す。 高速フーリエ変換（FFT） 複素数データ及びフイードバツクを含むフロー
を例示するため、４点FFTバターフライが選択
された。第９図に示されるように、４点バターフ
ライは、２個のFFT段階の各々について一対の
２点バターフライの実行を表わす。第１段階へ入
力される４つの複素数データ・サンプルの中で、
２つのサンプル（Ｃ、Ｄ）は１の累乗根によつて
乗算されねばならないが、他の２つのサンプル
（Ａ、Ｂ）はそうでない。 サンプルＣ及びＤはメイン・メモリ６から位取
り装置２１を介してスクラツチ・パツドSP０へ
転送され、サンプルＡ及びＢは、位取り装置２１
を介してSP２へ転送される。サンプルＣ及びＤ
はメイン・メモリ６から位取り装置２１を介して
スクラツチ・パツドSP０へ転送され、サンプル
Ａ及びＢは、位取り装置２１を介してSP２へ転
送される。位取り器２１は、４点２段階アルゴリ
ズム実行の間にオーバフローを防止するため、デ
ータ依存ブロツク浮動小数点モードで使用され
る。第１段階が実行されて出力A′，B′，C′，
D′を発生する。これらはスクラツチ・パツド１
６に記憶され、メイン・メモリ６の追加的転送を
必要とすることなく、第２段階の実行が可能とな
る。B′及びD′は第２段階で１の累乗根によつて
乗算されねばならないので、それらはフイードバ
ツク・バツフアSP５へ導かれる。中間点A′及び
C′は乗算されてはならず、一時的バツフアSP３
及びSP４に記憶される。次に２段階が実行され、
出力（A″，B″，C″，D″）が、メイン・メモリ６
へ戻されるためにSP６で待ち行列にされる。基
本的２点バターフライ等式は次のような形式を有
するので、必要な加算及び減算を実行するため、
ALU２０の２つのサブサイクルが使用される。 A′＝Ａ＋W₀C C′＝Ａ−W₀C １の累乗根は、係数記憶装置２４によつて与え
られる。第１段階の終りにおけるフイードバツク
及び一時的変数の記憶との競争を避けるため、メ
イン・メモリ６との間の全ての転送について、別
個のバツフアが設けられることに注意されたい。
４点FFTアルゴリズムは、内部ループ実行のた
めに16個のマシン・サイクルを必要とし、８個の
複素数入力及び出力を転送するため16個のマシ
ン・サイクルを必要とするので、マツチしたもの
と言える。FFTはきちんと実行されるわけでな
く、従つてビツト反転ハードウエアは設計中に含
まれない。演算エレメントのために利用可能な大
型の（典型的には64Kワード）ランダムにアドレ
ス可能なメイン・メモリ６は、作業スペースを
FFTサイズの２倍に等しくとることができる。
これはコスト上有効な手法である。FFTが実行
されていない時、この資源は他の使用にあてるこ
とができる。 時間遅延ビーム形成 時間遅延ビーム形成は、適当に遅延されたセン
サ信号サンプルの加重合計を表わす。 ここで、B_n、_kは、ｍ番目のビーム出力のｋ番
目の時間サンプルであり、W_pは、ｐ番目の水管
検漏器信号のｋ番目の時間サンプルであり、
D_n、_pはｍ番目のビーム及びｐ番目のセンサに対
する遅延である。 ２次元アドレシングの利点は、上記の等式から
明らかである。更に、センサ時間サンプル
（K_p、_k-Dn、_p）の選択において、インデツクスを
独立的に増加させることのできる能力は、任意の
幾何学的形状を有するアレイについて、直截的時
間領域ビームの形成を可能にする。 最近時に利用可能なサンプルが使用される際の
（外挿なし）時間領域ビーム形成について、処理
フローが第１０図に示される。信号サンプルはメ
イン・メモリ６から２次元的にアドレスされ、
SP０へ送られ、ALU１０を介して乗算器１２へ
導かれ、そこでサンプルの重み付けがなされる。
遮光係数は係数記憶装置２４から得られる。ビー
ム出力を発生するために使用されたｐ個のセンサ
時間サンプルのすべては、順次にアドレスされ
る。部分的合計はSP３に記憶される。ｐ個のセ
ンサ信号の全てが合計された時、出力（B_n、_k）
は位取り装置２３及び丸め装置２６を通され、
SP６を介してメイン・メモリ６へ転送される。
ビーム出力を発生するため、センサ・サンプルを
連続的に合計できる能力は、部分和ビーム形成ア
ーキテクチヤーと比較して、非常に直截なアルゴ
リズムを可能にする。更にプロセツサは、非常に
効率的に周波数領域ビーム形成を実行できる能力
を有する。 時間領域ビーム形成は空間FIRを濾波すること
である。このアーキテクチヤーによつて、計算は
出力速度で実行され、データ・デシメーシヨンは
効率的に使用されることができる。これは、狭帯
域処理が時間領域ビーム形成器と組合せて使用さ
れるシステムでは重要である。もしセンサ信号が
多くの場合、ナイキスト率でサンプルされない
か、又は実効サンプル率を増加させるための外挿
法が使用されないならば、均一間隔の線形アレイ
中に、ひどい側方ローブの減衰が生じる。外挿法
は、大きな遅延誤差を有するセンサについて一時
的サンプルの隣接したセツトを抽出し、外挿フイ
ルタリングを適用することによつて、ビーム形成
の計算に含ませることができる。開孔加重及び外
挿加重は合成加重へ結合されることができ、合成
加重は係数記憶装置に記憶される。従つて、元の
センサ・サンプル率がナイキスト率の約４倍から
５倍である時、良好な効率を生じる線形間挿法に
ついては、間挿を必要とするセンサのためにサン
プル対が演算エレメントへ送られ、各サンプルに
１つずつの２つの重みが使用される。高次の間挿
も同じようにして実行することができる。計算上
の負荷が帯域によつて決定された出力サンプル速
度の関数である時、時間領域ビーム形成をFIR濾
波として実行することのできる他の利点は、入れ
子になつた開孔線形アレイを使用する時に生じ
る。計算負荷は帯域幅の関数であり、信号帯域幅
から独立した一定のチヤネル利用ではない。 機能処理エレメント（FPE）のハードウエア
の説明 FPEは、4MHzの基本マシン・サイクルで動作
するマイクロプログラム制御の信号プロセツサで
ある。パイプラインの制御機能は、制御ユニツト
（CU）２上で区分化され、単一のCU２が、いく
つかの演算／メモリ・ユニツト（AMU）４をロ
ツク・ステツプ方式で駆動させることができるよ
うに、CU２の上で区分されている。以下の説明
は、単一のAMU／CU構成に限定したものであ
る。 プロセツサ演算パイプライン 第３図の演算パイプライン（AP）は各種の位
取り装置、スクラツチ・パツド・メモリ、加重用
ALU、乗算器及び丸め装置から構成される。そ
れは時間段階のシーケンスで動作し、8MHzの速
度でデータ・スループツトを発生することができ
る。パイプラインを通して、２の補数演算が実行
される。APの全体は、第５図のマイクロ命令に
よつて制御される。プロセツサは、入力データを
メイン・メモリ６から4MHzの実行速度で受取る。
位取り装置２１は、メイン・メモリ６から16ビツ
トのデータを受取り、通常モードにある時はマイ
クロ命令から取られた３ビツト・シフト・コード
の制御の下で、又データ依存モードにある時は前
に処理されたデータによつて決定されるコードか
ら取られた３ビツト・シフト・コードの制御の下
で、上記データを０から７ビツト位置だけ右方シ
フトする。上記のモードは、マイクロ命令によつ
て指定される。データ依存位取り制御は、状況コ
ード論理によつて決定される。 ２の補数データが使用され、従つてシフトによ
つて空にされた高順位ビツトは、入力の符号（０
は正、１は負）を充填される。位取り装置２１は
カスケード形の４路マルチプレクサで構成されて
よい。 位取りされた入力データは、マイクロ命令によ
つて限定された３つのスクラツチ・パツドSP０，
SP１，SP２の１つによつて受取られる。メイ
ン・メモリ６のソース・ロケーシヨンからスクラ
ツチ・パツドのシンク・ロケーシヨンへ行なわれ
る全ての転送は、マイクロ命令ビツトによつて指
定される。 メイン・メモリ６は、出力シンクとしてSP０，
SP１，SP２を有することができ、入力ソースと
してSP６を有することができる。 スクラツチ・パツドは16ワードの高速静電トラ
ンジスタ・トランジスタ論理（TTL）ランダ
ム・アクセス・メモリであつて、３状態出力を有
し、各種のソースを相互に母線化（ワイヤオア）
することができる。これはハードウエア多重化の
必要性を除く。 ALU１０は高速の16ビツト、16機能モジユー
ルであつて、これは出力機能Ｆ＝Ａ，Ｂ，Ａ±Ｂ
を有する。このALUのための機能コードはマイ
クロ命令ビツトによつて指定される。 ALUのＡポート入力は、マイクロ命令によつ
て決定されたところに従つてSP０又はSP５であ
ることができる。Ｂポート入力は直接にSP１か
ら配線される。これらスクラツチ・パツドに対す
るアドレシングは、直接にマイクロ命令ビツトに
よつて指定される。ALU１０の出力は、乗算器
１２の被乗数（Ｘ）レジスタに記憶される。
ALU１０を通るスクラツチ・パツドからのデー
タ転送は、パイプラインの段階１である（全体の
経過時間：125ナノ秒）。 乗算器１２のＹ入力は、マイクロ命令ビツトに
よつて制御される。ソースはALU１０のＡポー
トから来るSP０又はSP５であり、又は制御ユニ
ツトに置かれた係数記憶装置２４から来る16ビツ
トの値である。このデータは、マイクロ命令ビツ
トのデコードによつて制御される２入力マルチプ
レクサを介して、乗算器１２の入力へ送られる。 乗算器１２は、高速低電力大型集積（LSI）装
置であつて、オンボードの入力及び出力レジスタ
を有している。この装置は16×16ビツトであり、
250ナノ秒（ns）内に、２の補数倍精度の積を生
じる。積はクロツク信号によつて出力レジスタへ
入れられ、そこで後の動作のために安定に保存さ
れる。乗算器１２は、パイプラインの段階２及び
３である（全体の経過時間：375ns）。 パイプラインのこの時点までは、演算は4MHz
の速度で走つており、新しいデータは250ns毎に
処理される。この時点から後はデータは8MHzの
速度で処理される。これによつて、多くの信号処
理アルゴリズムで共通に必要とされるように、乗
算毎に２つの加算を実行することができる。マイ
クロ命令はCU２から4MHzでのみ利用可能となる
ので、もし必要であれば、マイクロ命令中の制御
ビツトが二重にされる。（ALU２０及び丸めシン
ク・コード）。二重にされない場合、制御ビツト
は２つの動作（位取り及び丸め）のために維持さ
れる。乗算の最初の125nsはサブサイクル１と呼
ばれ、第２の125nsはサブサイクル２と呼ばれる。
今後、サブサイクル１に関するデータ・フローを
説明するが、同様の独立した処理がサブサイクル
２で起る。 ALU２０の入力にある位取り装置２２は、マ
イクロ命令ビツトから与えられた４ビツト位取り
コードの制御の下で、32ビツト・データを０から
16ビツト位置だけ右方シフトすることができる。
位取り装置２２は、位取り装置２１について説明
したように、カスケード形４入力マルチプレク
サ・モジユールで構成される。更に、位取り装置
２１と同じように、シフト過程で空にされた高順
位ビツト部分に符号が充填される。 位取り装置２２に対するデータ・ソースは、積
の出力又はSP２，SP３，SP４であることができ
る。このデータは、マイクロ命令ビツトによつて
制御される２入力マルチプレクサを介してゲート
される。もしマルチプレクサのスクラツチ・パツ
ド・ポートが選択されると、ALU２０へのソー
スとして使用されている同じスクラツチ・パツド
の内容が、同時に位取り装置２２へ送られる。 位取り装置２２は、パイプラインの段階４であ
る（全部で500nsの経過時間）。 ALU２０は、32ビツト幅データ通路のために、
２つの高速機能発生器を使用して構成される。こ
のALUで要求される機能は、Ｆ＝Ａ、Ｂ、Ａ±
Ｂ、Ｂ−Ａ、｜Ａ｜±｜Ｂ｜、及び｜Ｂ｜−｜Ａ
｜である。モジユールはＢ−Ａを直接に与えるこ
とができないので、Ｂ−Ａ機能の間に入力を交差
させるため、各ポートの前方に２入力マルチプレ
クサ設けられる。 ２入力マルチプレクサは、入力として段階遅延
の位取り装置２２の値又はスクラツチ・パツド
SP２，SP３，SP４のバスを有する。ALU２０
のデータ・シンクは、SP３又はSP４又は出力デ
ータ用位取り装置２３である。マイクロコード設
計の制約として、同じサブサイクルでは、ソース
のスクラツチ・パツドはシンクのスクラツチ・パ
ツドとして選択されることはできない。ALU機
能、ソースのスクラツチ・パツド及びそのアドレ
ス、シンクのスクラツチ・パツド及びそのアドレ
スを制御するマイクロ命令ビツトは、サブサイク
ル１についてはビツトの最初のフイールドであ
り、サブサイクル２についてはビツトの第２フイ
ールドである。ALU２０はパイプラインの段階
５である（全体の経過時間：625ナノ秒）。 位取り装置２３は、処理されたデータの出力を
正規化し、且つマイクロ命令から得られる２ビツ
トの位取り制御ビツトの制御下で、32ビツトのデ
ータを０，２，４又は６ビツト位置だけ左方へシ
フトする。この位取りコードは、サブサイクル１
及びサブサイクル２の双方でデータへ印加され
る。位取り装置２３はオーバフロー保護回路を有
する。この回路は、左方へシフトされる有意ビツ
トを感知し、データが正であるか負であるかに従
つて、オーバフローが検出された時に、出力を01
……又は10……０へ強制する。位取り装置２３
は、基本的には４つの可能なシフト条件のために
ハードワイヤされた４入力マルチプレクサから構
成される。このマルチプレクサの出力は、シフト
されたデータ又は強制された値を通す２入力マル
チプレクサへ送られる。オーバフロー検出論理
は、フイールド・プログラム可能論理アレイ
（FPLA）で構成される。位取り装置２３はパイ
プラインの段階６である（全体の経過時間：
750ns）。 パイプラインの最後の段階は、出力データ用丸
め装置２６である。丸め装置２６は高順位の16個
のデータ・ビツト上で動作する。32ビツトのデー
タは、変更されないで通されるか、又は16個の０
が続いた高順位15ビツト及び符号へ丸められる。
マイクロ命令の丸め指令は、サブサイクル１及び
サブサイクル２の双方で、データへ印加される。 丸め装置２６に対するシンクはSP５又はSP６
であることができる。SP５は16ビツトの幅であ
り、従つて丸めモードが選択されない時、データ
を符号及び15ビツトへ切詰める。SP６は32ビツ
トのメモリであり、メイン・メモリ６へ転送する
ための出力データをバツフアする。SP５又はSP
６のアドレスは、１個のマイクロ命令ビツトによ
つて直接に指定され、他のマイクロ命令ビツトは
記憶されるべきサブサイクル・データを指定す
る。もしＥ１及びＥ２ビツトの双方がアクチブで
あれば、サブサイクル１のデータは指定されたア
ドレスへ記憶されるべきであり、サブサイクル２
のデータは指定されたアドレスに１を加えたとこ
ろに記憶されるべきである。出力データ用丸め装
置は、変更されないデータ又は０を低順位16ビツ
ト・データ・フイールドへ送るため、機能発生器
モジユール及び２入力マルチプレクサを使用して
構成される。丸め装置２６はパイプラインの段階
７である（全体の経過時間：875ns）。 SP６は実際には２個の16ビツト・メモリであ
る。完全精度（32ビツト）のデータは16ビツトの
メイン・メモリ６へ２つの連続した転送を行なう
ことが必要である。 プロセツサ・メイン・メモリ メイン・メモリ６は３個のメモリ・モジユール
で構成される（第１１図）。その各々は16ビツト
の幅であり、且つ64Kワードの高さである。３個
のモジユールは循環フアイル（又は回帰バツフ
ア）様式に設計され（第１２図）、任意の時点で
モジユールの２つが演算パイプラインと通信する
ため切換えられ、第３のモジユールは入力データ
処理器及び出力データ指導器と通信している。処
理サイクルの終りで、マイクロ命令はモジユール
を回帰させ、処理結果を外部へ出し且つ新しい入
力データ・レコードを受け取つたモジユールが演
算パイプラインに対して新しい入力データ・モジ
ユールとなる。前に新しい入力データ・レコード
を有していたモジユールは、今やデータ・レコー
ド及び現在処理された結果の重複バツフアとな
り、前に処理された結果を有するモジユールは、
今や処理されたデータをホスト・システムへ与
え、且つ次の新しい入力データ・レコードを累積
するため、外部へ接続される。 それぞれのメイン・メモリ・モジユールへの入
力は、２入力マルチプレクサ１８２である。マル
チプレクサ１８２は、１つの入力３４として演算
パイプラインのSP６を有し、他の入力３０とし
て入力データ処理器を有する。各モジユールの出
力は、２個の３状態（Ｔ／Ｓ）バツフア１８４へ
入る。１つのバツフア１８４は、線３６によつて
演算パイプラインへ接続され、他のバツフア１８
４は、線３２によつて出力データ指導器へ接続さ
れる。入力マルチプレクサ及びＴ／Ｓバツフアの
制御は、メイン・メモリ・アドレス発生器１８ａ
によつて、線１８０を介して実行される。アドレ
ス発生器１８ａは、メイン・メモリ・モジユール
の各々へのアドレス線を多重化し、且つこれらモ
ジユールへチツプ選択兼書込能動信号を与える。 プロセツサのタイミング プロセツサの基本的タイミングは、4MHzの６
つの位相によつて与えられる。AMU４の場合、
位相１は2MHz及び4MHzの方形波信号を発生する
ために使用される。これらの信号は、各種のメモ
リ制御及びパイプライン・ステージング・サイク
ルを規制するために使用される。第１３図は、メ
イン・メモリからスクラツチ・パツドへのデータ
転送の基本タイミング・シーケンス、及びスクラ
ツチ・パツド（SP０又はSP１）からパイプライ
ンの６つの段を通るデータの処理シーケンスを示
す。 第１３図からわかるように、時間ゼロ（t₀）の
時点でパイプラインに入つたデータは、875nsの
後に丸め装置２６の出力で利用可能となる。 制御ユニツト 制御ユニツト（CU）２の目的は次のとおりで
ある。 １ マイクロプログラム、スタツク、及び係数パ
ラメータの初期プログラム・ロード（IPL）を
行なうこと。 ２ マイクロプログラム記憶装置３９のために次
のアドレスを発生すること。 ３ 係数記憶装置２４のアドレスを発生するこ
と。 ４ スクラツチ・パツド１６のアドレスを発生す
ること。 ５ メイン・メモリ６のアドレシング及び制御を
行なうこと。 CU２の機能は、第１４図に示される各種のセ
クシヨンによつて実行される。これらのセクシヨ
ンは次のとおりである。 １ IPLコントロール５２ ２ マイクロプログラム記憶装置３９及びマイク
ロプログラム・シーケンサ３８ ３ 乗数係数記憶装置２４ ４ スクラツチ・パツド・アドレス発生器１８ｂ ５ メイン・メモリ・アドレス発生器１８ａ 制御ユニツト・ハードウエアの概観 IPLコントロール５２ IPLコントロール５２は、データをコンピユー
タからプロセツサへ転送する。IPLの間にロード
されるべき装置は次のとおりである。 １ マイクロプログラム記憶装置 ２ 係数記憶装置 ３ カウント関数ブランチ（BFC）プリセツト
及びアドレス・スタツク ４ BFCループ・カウント・スタツク ５ 係数アドレス／増分スタツク ６ メイン・メモリ・アドレス／増分スタツク マイクロプログラム・シーケンサ３８ 第１５図のマイクロプログラム・シーケンサ３
８は、マイクロプログラム記憶装置３９の全ての
アドレシング及びシーケンス制御を行なう。実行
できる機能としては、現アドレスの１の加算、入
れ子ループ、条件付きまたは無条件ブランチがあ
る。 シーケンサ３８はマイクロ命令デコード論理２
０６、プログラム・カウンタ２０８、ループ制御
論理２１０、初期ループ・カウント・スタツク２
１２、現ループ・カウント・スタツク２１４、無
条件／条件（UB／CB）ブランチ・アドレス・
スタツク２１６、カウント関数ブランチ（BFC）
スタツク２１８、ブランチ・アンド・リンク・ア
ドレス記憶装置２２０を含む。 ループ・カウント・スタツク２１２及び２１４
の各々は、512個の値を含む。初期ループ・カウ
ント・スタツク２１２はループ・サイズ（ループ
毎に2048回の繰返し）を含む。それはIPLの間に
初期化され、動作過程の間不変のままである。現
ループ・カウント・スタツク２１４は、マイクロ
プログラム中の各ループの現在の値、及びループ
が満足されたかどうかを示すビツトを含む。カウ
ント関数ブランチ・スタツク２１８はBFC命令
のために512個のアドレスを含み、ブランチ・ア
ドレス・スタツク２１６は無条件及び条件付き命
令のために512個のアドレスを含む。 次に、シーケンサ３８によつて制御されるマイ
クロ命令の各々について説明する。 CONT（継続） 継続命令はプログラム・カウンタ２０８に含ま
れるプログラム・カウント（PC）値を増加させ、
記憶装置３９の次のマイクロ命令にアクセスす
る。スタツク値に対しては、変更はなされない。 BFC（カウント関数ブランチ） BFCマイクロ命令は全てのループ活動を制御
する。シーケンサ３８は、任意のループ（入れ子
になつたもの、又はそうでないもの）の2048回ま
での繰返しを実行する能力を与える。 ループとして限定されたコード・シーケンスの
終りに、BFC動作コードが現われる。マイクロ
命令のブランチ・スタツク・ポインタ・フイール
ド１５６によつて限定されたところに従つて、現
ループ・カウント・スタツク２１４がアクセスさ
れ、そのアンダフロー・ビツト２１５が検査され
る。もしビツト２１５がオフであれば、それはル
ープが完了していないことを示す。動作コードが
そのように表示すると、プログラム・カウンタ２
０８は、BFCスタツク２１８の指定されたロケ
ーシヨンから、ループ中の開始アドレス値をロー
ドされる。もしビツト２１５がセツトされていれ
ば、プログラム・カウンタ２０８はアドレスを１
だけ増加される（PC＋１）。この場合、現ルー
プ・カウント・スタツク２１４にある値は、後に
このループへ戻る可能性を想定して、初期値へ変
更される。 UB（無条件ブランチ） 無条件ブランチが指定された時、プログラム・
カウンタ２０８はブランチ・アドレス・スタツク
２１６から直接にロードされる。 CBS０，CBS１（条件付きブランチ） 条件付きブランチは、特定の動作コードと状況
ビツトの状態とに基づいて起る。 もし指定された状況ビツトがオンであれば、プ
ログラム・カウンタ２０８はブランチ・アドレ
ス・スタツク２１６からロードされる。もしビツ
トがオンでなければ、プログラムはアドレスPC
＋１へ進む（ブランチ無し）。 CBCR（ブランチ・カウント・レジスタ減少） この動作コードは、現ループ・カウント・スタ
ツク２１４の指定されたアドレス内容を読出し、
それを減少させ、その結果を同じアドレスに書戻
す。現ループ・カウントが読出された時、もしビ
ツト２１５が検出されると、ループを再初期化す
るため、初期ループ・カウントが現ループ・カウ
ントと入替る。プログラムはアドレスPC＋１へ
進む。 マイクロプログラム記憶装置 マイクロプログラム記憶装置３９は、プロセツ
サのために2048個のコード・ワードを与える。各
ワードは128ビツトの幅である。マイクロ命令の
各種の命令フイールドは、第５図に示される。マ
イクロプログラムのアドレスは、4096ワードのマ
イクロコードまで拡張して発生することができ
る。 係数記憶装置２４及び係数記憶アドレス発生器
１８ｃ 係数記憶装置２４及び係数記憶アドレス発生器
１８ｃは、演算エレメント（AE）のために、乗
算器１２の全ての係数を与える。係数記憶装置２
４はIPLの間にロードされ、マイクロ命令ワード
によつてアクセスされる。係数記憶アドレス発生
器１８ｃは、マイクロ命令を介して選択されたア
ドレシング・モードに基いて係数記憶装置の全て
のアドレスを発生する。 この機能は第１６図の係数記憶装置２４、第１
７図のアドレス／増分スタツク６０及びアドレス
ALU６２を使用する。 係数記憶アドレス発生器には、４つの基本的制
御状態が存在する。これらの状態は、マイクロ命
令のビツト（第５図参照）によつて選択される。
これらの状態は、係数記憶アドレスを発生するた
め、スタツク６０から取られたアドレス又は増分
を使用する。 係数記憶アドレス発生器１８ｃの４つの制御状
態は、次のとおりである。 (1) アドレス・モード (2) 増分モード (3) テーブル・ルツクアツプ・モード (4) スクラツチ・パツド選択モード 最初の３つのモードにおいて、係数記憶装置２
４は、乗算器１２の入力として選択される。スク
ラツチ・バツド選択モードにおいて、SP１は乗
算器１２の入力を与え、係数記憶装置２４はロツ
ク・アウトされる。 アドレス・モードにおいて、アドレス／増分ス
タツク６０の中で発見された12ビツトのアドレス
は、現係数アドレス・スタツク６０′へ直接にゲ
ートされる。スタツク６０′のアドレスは、現ア
ドレス・スタツク・ポインタによつて指定され
る。スタツク６０′は、増加されるべきアドレス
の一時的記憶装置となり、又は選択された現係数
アドレスを単にバツフアする。 増分モードにおいて、アドレス／増分スタツク
６０から取られた12ビツト増分値は、同じマイク
ロ命令の現アドレス・ポインタによつて選択され
た16個の現係数アドレスの１つへ加えられる。 テーブル・ルツクアツプ・モードにおいて、現
係数アドレスはSP１データである。この12ビツ
ト・アドレスは、アドレスALU６２を通され、
現アドレス・ポインタによつて指定された現係数
アドレス・スタツク６０′のロケーシヨンに記憶
される。 スクラツチ・パツド・アドレス発生器１８ｂ 前に概説したように、マイクロ命令は演算エレ
メント内でスクラツチ・パツド１６の読出し、書
込み、アドレシングを選択するフイールドを含
む。各種のビツトの割当てを詳細に説明するので
はなく、実際のスクラツチ・パツドの機能、即ち
パツドの選択、アドレス論理、読出／書込共通回
路に焦点をしぼつて説明する。 第１８図はスクラツチ・パツド選択機能の概要
を示す。マイクロ命令ビツトは、それぞれの選択
デコーダに隣接して垂直方向に並べて示される。 デコード出力に隣接したカツコは、読出／書込
アドレス選択を示す。例えば、SPORはSPO読出
アドレスの起点であり、SPOWはSPO書込アド
レスの起点である。Ｕは上位Ｌは下位を示す。実
際の読出又は書込アドレスは適当な選択線へゲー
トされる。 SP０又はSP１の場合、最終的な読出／書込ア
ドレスは、関連したアドレス・フイールドから直
接に取られた絶対アドレスであつてよく、又はそ
れはアドレス・フイールドが増分値を含む増加さ
れたアドレスであつてよい。他の全てのスクラツ
チ・パツドは直接にアドレスされる。 アドレスがデコードされると、適当な読出又は
書込制御信号が選択されたスクラツチ・パツドへ
印加される。各スクラツチ・パツドは具体的場合
に対処する制御信号を発生する同じような回路を
有する。 メイン・メモリ・アドレス発生器 メイン・メモリ・アドレス発生器１８ａは第１
９図に示される。それは８個の64KワードBSM
をカバーするアドレスを与える。発生されたアド
レスの長さは19ビツトである。最順位の３ビツト
は線１８０を介して８個のBSMの１つを選択し、
低順位の16ビツトは、線１４６を介して、選択さ
れたBSM内のロケーシヨンにアクセスする。 メイン・メモリ・アドレス発生器１８ａは現ア
ドレス・レジスタ８０、基本アドレス／増分スタ
ツク６４、メイン・メモリ・アドレス・レジスタ
１５１、モジユロＭカウンタ６６、BSM選択の
ためのALU８４，８６，８８、及びアドレス計
算のためのALU８２を含む。 現アドレス・レジスタ８０は16個までの現在の
又は更新可能なメイン・メモリ・アドレスを記憶
する。アドレス／増分スタツク６４はページ形式
で構成された1024個のベース・アドレス又は増分
を含む。ここで個々のページは16個のアドレス又
は増分を含む。ページは、ページ・ビツト１５４
を使用することによつて選択される。モジユロＭ
カウンタ６６は、「フアイル回帰」マイクロ命令
の使用及びIPLの時にセツトアツプ・レジスタで
「回帰している」ものとして限定されたBSMの数
の関数として、メイン・メモリ・アドレスの最有
意の３ビツトを発生する。アドレス／増分スタツ
ク６４の出力の最有意ビツトは、アドレスが固定
BSMに対するものであるか、又は回帰BSMに対
するものであるかを示すため使用される。 新しいメイン・メモリ・アドレスは、実行され
た各マイクロ命令の結果として計算される。ペー
ジ・ビツト１５４と、マイクロ命令中の４ビツ
ト・ベース・スタツク・ポインタ１４５とを連結
することによつて形成された10ビツト・アドレス
を使用して、アドレス／増分スタツク６４から値
が取出される。 ALU８２は、結果の16ビツト・フイールドが
アドレスとして指定されたか、又は増分として指
定されたかに従つて、このフイールドを通過させ
るか又は指定された現アドレス・ロケーシヨンの
出力へ加える。 ベース・アドレスの高順位３ビツト１８０は、
BSMを選択するために使用される。固定BSMが
選択された時、これらの３ビツトは、もしアドレ
ス／増分ビツトがアドレスを示すならば、ALU
８２の16ビツト出力１４６へ付加され、もしアド
レス／増分ビツトが増分を示すならば、アドレ
ス／増分スタツク６４の最有意３ビツトへ加えら
れる。回帰BSMが選択された時、３ビツト１８
０は、現アドレス・レジスタ８０の最有意３ビツ
トへ加えられるか（アドレス／増分ビツト＝増分
の時）、又はモジユロＭカウンタ６６の内容へ加
えられる（アドレス／増分ビツト＝アドレスの
時）。 ALU８４，８６，８８は、「フアイル回帰」指
令がIPLで限定された回帰可能なBSMの境界を
越えてBSM値を進ませる時点を検出するために
設けられる。 モジユロＭカウンタ６６は、IPL時に線１８６
を介してモジユロ・ベース値をロードされる。こ
の値は、回帰バツフア様式で動作されるべき
BSMの数（０から７まで）である。マイクロ命
令ワード中のフイールド１９０にあるビツト１２
４−１２６は、バツフアを回帰させることが望ま
れる度にカウンタを増加させるため、線１８８を
介してモジユロＭカウンタ６６へ印加されること
ができる。例えば、IPL時に、Ｍ＝３がモジユロ
Ｍカウンタへロードされ、3BSM回帰バツフア動
作を能動化する。次いで、外部バス・インターフ
エイス・ユニツト（BIU）は、入力３０（第１１
図）を介して、BSMの全容量の半分までデータ
をロードするよう要求してよい。この時点で、モ
ジユロＭカウンタ６６から線１８０へ出力された
BSMポインタ値Ｐ＝１によつて、BSM１が指示
されているものと仮定する。BSM２はAUから
のロード入力へ接続され、BGM１は入力３０へ
接続され、BSM０はAUからの線３６へ接続さ
れる。BIUがデータをBSM１へロードした後、
それはスタート・パルスをマイクロプログラム・
シーケンサ３８へ送る。シーケンサ３８はマイク
ロプログラム記憶装置３９の最初のマイクロ命令
にアクセスする。そのマイクロ命令のビツト１２
４−１２６は、BSMポインタＰを１だけ増加さ
せる線１８８上の制御信号を形成する。Ｐ＝２の
新しい値は、マルチプレクサ１８２及び３状態バ
ツフア１８４へ至る制御線１８０へ出力される。
バツフア１８４はBSM１の出力を演算／メモ
リ・ユニツト４へ至る線３６へ接続する。BSM
２は線３２及びBIUからのロード入力３０へ接続
され、BSM０はAUからのロード入力３４へ接
続される。 制御ユニツト・アーキテクチヤーの詳細な説明 これまでの概説からわかるように、制御フイー
ルド部分、演算フイールド部分、記憶フイールド
部分を含むマイクロ命令ワードに基いて、マイク
ロ命令制御スタツク、データ・メモリ制御スタツ
ク、及び係数メモリ制御スタツクにアクセスする
ため、共通のページ番号を使用することは、パイ
プライン式信号処理コンピユータの制御動作、演
算動作、及び入出力動作の間に緊密な協働関係を
もたらす。この緊密な協働関係は、タスク変化に
対するシステムの応答を早くすることができ、そ
れによつて、パイプライン式演算動作が概して厳
格なシーケンシヤル構造を必要とするにもかかわ
らず、汎用コンピユータで達成される柔軟性に類
似した大きな柔軟性を、システムの動作特性とし
て与えることになる。 この顕著な利点は、第１５図、第２０図、第２
１図に詳細に示される制御ユニツトによつて達成
される。第２０図は、マイクロプログラム・シー
ケンサ３８、アドレス／増分（係数ベース）スタ
ツク６０、及びアドレス／増分（メイン・メモ
リ・ベース）スタツク６４にある制御スタツクに
対して統一した制御を示す機能的ブロツク図であ
る。第１５図はマイクロプログラム・シーケンサ
３８の詳細な構造を示している。第２１図はスク
ラツチ・パツド・アドレス発生器１８ｂ及び演算
制御論理の詳細な構造を示す。 第１５図に示されるように、マイクロプログラ
ム記憶装置３９はアドレス入力と、レジスタ１０
０に対するマイクロ命令ワード出力とを有する。
レジスタ１００は、マイクロ命令ワードを記憶す
るためのものである。各マイクロ命令ワードは、
ページ・アドレス・フイールド１５４、ブラン
チ・スタツク・ポインタ・フイールド１５６、ブ
ランチ制御フイールド２３２を含む制御フイール
ド２００を有する。更に、各マイクロ命令ワード
は演算フイールド２０２、記憶フイールド２０４
を含む。 マイクロ命令ワードを4MHzの速度で出力する
ようマイクロプログラム記憶装置へ信号を与える
ため、4MHzの反復速度でクロツク信号１５０を
発生するクロツクが、マイクロプログラム記憶装
置３９へ接続される。各マイクロ命令ワードは、
対応する250nsのマイクロ命令期間中、マイクロ
プログラム記憶装置３９のアドレス入力へ印加さ
れたアドレスのところでそれぞれアクセスされ
る。 デコード論理（シーケンス・デコーダ）２０６
は、クロツク信号１５０を入力され、かつ１つの
入力をマイクロ命令記憶装置出力のブランチ制御
フイールド２３２へ接続され、4MHzの反復速度
でマイクロ命令ワード中のブランチ制御命令をゲ
コードした出力を発生する。 カウント関数ブランチ（BFC）スタツク２１
８は、ページ・アドレス入力をマイクロプログラ
ム記憶装置出力のページ・アドレス・フイールド
１５４へ接続され、ポインタ・アドレス入力をブ
ランチ・スタツク・ポインタ・フイールド１５６
へ接続され、制御入力をデコード論理２０６の出
力へ接続されて出力を発生する。BFCスタツク
２１８は、複数のページ群の中にマイクロ命令ル
ープ開始地点アドレスを記憶している。各ページ
群は、ページ・アドレス入力によつてアクセスさ
れる。また各ページ群は、ポインタ・アドレス入
力によつてアクセスされる複数の開始地点アドレ
スを有する。BFCスタツク２１８は、デコード
論理２０６からの出力に応答して、新しいループ
開始地点アドレスを選択的に出力し、かつマイク
ロプログラム記憶装置３９から出力された最新の
マイクロ命令ワードのブランチ制御フイールド２
３２がその中にループ終了命令を有するかどうか
を示す信号を出力する。 現ループ・カウント・スタツク２１４は、ペー
ジ・アドレス入力をマイクロプログラム記憶装置
出力のページ・アドレス・フイールド１５４へ接
続され、ポインタ・アドレス入力をブランチ・ス
タツク・ポインタ・フイールド１５６へ接続さ
れ、かつ出力を有する。現ループ・カウント・ス
タツク２１４は複数のベージ群の中に現マイクロ
命令ループ・カウントを記憶する。各ページ群は
ページ・アドレス入力によつてアクセスされる。
また各ページ群は、ポインタ・アドレス入力によ
つてアクセスされる複数のループ・カウントを有
する。現ループ・カウント・スタツク２１４は、
デコード論理２０６の出力に応答して、新しいル
ープ・カウントを選択的に出力するとともに、マ
イクロプログラム記憶装置３９から出力された最
新のマイクロ命令ワードのブランチ制御フイール
ド２３２が、その中にループ終了命令を有するか
どうかを示す信号を出力する。 ループ制御論理（減算器）２１０は、入力を現
ループ・カウント・スタツク２１４へ接続され、
出力をスタツク２１４の入力へ接続され、与えら
れたループ・カウント値を１だけ減少させて、そ
の減少された値を新しい現ループ・カウントとし
て、現ループ・カウント・スタツク２１４の入力
へ出力する。 ゼロ検出器２２８は、入力をループ制御論理２
１０へ接続され、出力をデコード論理２０６へ接
続され、減少された現ループ・カウントがゼロに
なつた時、ゼロ検出信号をデコード論理２０６へ
出力する。 プログラム・カウンタ２０８は、4MHzのクロ
ツク信号入力、BFCスタツク２１８の出力へ接
続された入力、デコード論理２０６の出力へ接続
された制御入力、マイクロプログラム記憶装置３
９のアドレス入力へ接続された出力を有する。 プログラム・カウンタ２０８は、マイクロプロ
グラム記憶装置３９から出力された最新のマイク
ロ命令ワードのアドレスをプログラム・カウント
（PC）として記憶し、4MHzの繰返し速度でPCを
１だけ増加させて、それを次のマイクロ命令記憶
アドレスとする。プログラム・カウンタ２０８
は、マイクロプログラム記憶装置３９から出力さ
れた最新のマイクロ命令ワードのブランチ制御フ
イールド２３２が、その中にループ終了命令を有
する表示をデコード論理２０６が出力する時デコ
ード論理２０６がゼロ検出器２２８からゼロ検出
信号を受取つていないことに応答して、BFCス
タツク２１８からのループ開始地点アドレスを、
次のマイクロ命令記憶アドレスとして選択的に出
力する。 このようにして、ループのマイクロ命令シーケ
ンスは、信号処理コンピユータの中で柔軟性をも
つて制御されることができる。 更に第１５図のマイクロプログラム・シーケン
サ３８は、初期ループ・カウント・スタツク２１
２を含む。スタツク２１２は、ページ・アドレス
入力をマイクロプログラム記憶装置出力のペー
ジ・アドレス・フイールド１５４へ接続され、ポ
インタ・アドレス入力をブランチ・スタツク・ポ
インタ・フイールド１５６へ接続され、かつ出力
を有する。初期ループ・カウント・スタツク２１
２は複数のページ群の中に初期マイクロ命令ルー
プ・カウントを記憶し、各ページ群はページ・ア
ドレス入力によつてアクセスされ、かつ各ページ
群はポインタ・アドレス入力によつてアクセスさ
れる複数の初期ループ・カウントを有する。初期
ループ・カウント・スタツク２１２は、マイクロ
プログラム記憶装置３９から出力された最新のマ
イクロ命令ワードのブランチ制御フイールド２３
２が、その中にループ初期化命令を有しているこ
との表示をデコード論理２０６がスタツク２１２
へ出力したことに応答して、新しい初期ループ・
カウントを選択的に出力する。 ループ制御論理２１０は、初期ループ・カウン
ト・スタツク２１２の出力へ接続された入力、デ
コード論理２０６の出力へ接続された制御入力を
有する。ループ制御論理２１０は、マイクロプロ
グラム記憶装置３９から出力された最新のマイク
ロ命令ワードのブランチ制御フイールド２３２
が、その中にループ初期化命令を有することの表
示をデコード論理２０６がループ制御論理２１０
へ出力したことに応答して、新しい初期ループ・
カウントを減少させることなく現ループ・カウン
ト・スタツク２１４の入力へ転送する。 このようにして、ループのマイクロ命令シーケ
ンスは、信号処理コンピユータの中で柔軟性をも
つて初期化されることができる。 ループ制御論理２１０は、減少された現ルー
プ・カウントがゼロである時、デコード論理２０
６がゼロ検出器２２８からゼロ検出信号を受取つ
たことに応答して、初期ループ・カウント・スタ
ツク２１２からの新しい初期ループ・カウントを
現ループ・カウント・スタツク２１４へ転送す
る。このようにして、現ループ・カウント・スタ
ツクは、ループの完了後、自動的に再初期化され
ることができる。 更に第１５図のマイクロ命令シーケンサ３８
は、ブランチ・アドレス・スタツク２１６を含
む。スタツク２１６は、マイクロプログラム記憶
装置出力のページ・アドレス・フイールド１５４
へ接続されたページ・アドレス入力、ブランチ・
スタツク・ポインタ・フイールド１５６へ接続さ
れたポインタ・アドレス入力、デコード論理２０
６の出力へ接続された制御入力、プログラム・カ
ウンタ２０８の入力へ接続された出力を有する。
ブランチ・アドレス・スタツク２１６は、複数の
ページ群の中にマイクロ命令ブランチ先アドレス
を記憶している。各ページ群はページ・アドレス
入力によつてアクセスされ、かつ各ページ群はポ
インタ・アドレス入力によつてアクセスされる複
数のブランチ先アドレスを有する。ブランチ・ア
ドレス・スタツク２１６は、マイクロプログラム
記憶装置３９から出力された最新のマイクロ命令
ワードのブランチ制御フイールド２３２が、その
中にブランチ動作命令を有することの表示をデコ
ード論理２０６がスタツク２１６へ出力したこと
に応答して、新しいブランチ先アドレスを選択的
に出力する。 プログラム・カウンタ２０８は、マイクロプロ
グラム記憶装置３９から出力された最新のマイク
ロ命令ワードのブランチ制御フイールド２３２
が、その中にブランチ動作命令を有することの表
示をデコード論理２０６がプログラム・カウンタ
２０８へ出力したことに応答して、新しいブラン
チ先アドレスを新しいプログラム・カウント
（PC）として記憶し、それを次のマイクロプログ
ラム記憶装置アドレスとして出力する。 このようにして、ブランチのマイクロ命令動作
は、信号処理コンピユータの中で柔軟性をもつて
制御されることができる。 ブランチ動作命令は、無条件ブランチでも条件
付きブランチでもよい。 条件ビツト・レジスタ２３４は、その入力を監
視されるべき条件を有するソースへ接続される。
そのような条件としては、例えば演算／メモリ・
ユニツト４におけるオーバフロー条件がある。条
件ビツト・レジスタ２３４は、その出力をデコー
ド論理２０６の入力へ接続される。条件ビツト・
レジスタは、監視される源の条件を示す条件ビツ
トを記憶する。 更に、マイクロ命令ワードの制御フイールド２
００は、状況制御フイールド２３０を含む。 デコード論理２０６は、マイクロ命令ワードの
中にある条件応答命令を4MHzの繰返し速度でデ
コードするため、マイクロプログラム記憶装置出
力の状況制御フイールド２３０へ接続された入力
を有する。 ブランチ・アドレス・スタツク２１６は、ブラ
ンチ制御フイールド２３２がその中に条件付きブ
ランチ命令を有していること、状況制御フイール
ドがその中に条件応答命令を有していること、条
件ビツト・レジスタがその中にオンの条件ビツト
を有していることの表示をデコード論理２０６が
スタツク２１６へ出力したことに応答して、条件
付きブランチ先アドレスを記憶し、かつ新しい条
件付きブランチ先アドレスを選択的に出力する。 プログラム・カウンタ２０８は、新しい条件付
きブランチ先アドレスを新しいプログラム・カウ
ント（PC）として記憶し、デコード論理２０６
に応答して、PCを新しいマイクロプログラム記
憶装置アドレスとして出力する。 このようにして、条件付きブランチ動作は信号
処理コンピユータの中で柔軟性をもつて制御され
ることができる。 更に、第１５図のマイクロプログラム・シーケ
ンサ３８は、ブランチ・アンド・リンク・アドレ
ス記憶装置２２０を含む。記憶装置２２０は、ア
ドレス入力、デコード論理２０６からの出力へ接
続された制御入力、プログラム・カウンタ２０８
の出力へ接続されたデータ入力、及びプログラ
ム・カウンタ２０８の入力へ接続されたデータ出
力を有する。ブランチ・アンド・リンク・アドレ
ス記憶装置２２０は、Ｎ個の記憶装置ロケーシヨ
ンを有する。このロケーシヨンは、マイクロプロ
グラム記憶装置３９から出力された最新のマイク
ロ命令ワードのブランチ制御フイールドが、その
中にブランチ・アンド・リンク命令を有している
ことの表示をデコード論理２０６が記憶装置２２
０へ出力したことに応答して、増加されたプログ
ラム・カウントPC＋１をマイクロ命令の「ブラ
ンチからの戻り」アドレスとして記憶するための
ものである。 モジユロＮカウンタ２２２は、デコード論理２
０６の出力へ接続された制御入力、及びブラン
チ・アンド・リンク・アドレス記憶装置２２０の
アドレス入力へ接続された出力を有する。モジユ
ロＮカウンタ２２２は、ブランチ・アンド・リン
ク命令の表示を発生するデコード論理２０６に応
答して、１だけ増加される。モジユロＮカウンタ
２２２は、マイクロプログラム記憶装置３９から
出力された最新のマイクロ命令ワードのブランチ
制御フイールド２３２が、その中に「ブランチか
らの戻り」命令を有することの表示をデコード論
理２０６がカウンタ２２２へ出力したことに応答
して、１だけ減少される。 ブランチ・アンド・リンク・アドレス記憶装置
２２０は、「ブランチからの戻り」命令の表示を
与えるデコード論理２０６に応答して、記憶され
たマイクロ命令の「ブランチからの戻り」アドレ
スを出力する。 プログラム・カウンタ２０８は、「ブランチか
らの戻り」アドレスを新しいプログラム・カウン
ト（PC）として記憶し、デコード論理２０６に
応答して、PCを次のマイクロプログラム記憶装
置アドレスとして出力する。 このようにして、ブランチ・アンド・リンク及
び「ブランチからの戻り」動作は、信号処理コン
ピユータの中で柔軟性をもつて制御されることが
できる。 本発明の制御の一貫性は、更に第２０図を参照
して理解することができる、マイクロ命令ワード
は、記憶フイールドの中にメイン・メモリ・ポイ
ンタ・フイールド１４５を有する。更に、制御ユ
ニツト２はメイン・メモリ用アドレス／増分スタ
ツク６４を含む。スタツク６４ま、4MHzのクロ
ツク信号入力、マイクロプログラム記憶装置出力
のページ制御フイールド１５４へ接続されたペー
ジ・アドレス入力、メイン・メモリ・ポインタ・
フイールド１４５へ接続されたポインタ・アドレ
ス入力、及びメイン・メモリ６のアドレス入力へ
接続された出力を有する。スタツク６４は、複数
のページ群の中にデータ・アドレスを記憶してい
る。各ページ群は、そのページ・アドレス入力に
よつてアクセスされ、かつ各ページ群はそのポイ
ンタ・アドレス入力によつてアクセスされる複数
のデータ・アドレスを有する。スタツク６４は、
マイクロプログラム記憶装置から出力された最新
のマイクロ命令ワードのページ・アドレス・フイ
ールド１５４及びメイン・メモリ・ポインタ・フ
イールド１４５に応答して、メイン・メモリ６の
データ・ワードにアクセスする。これらの動作は
4MHzの繰返し速度で実行される。 このようにして、マイクロ命令ワード及びそれ
に応答して動作されるべきデータは、信号処理コ
ンピユータの中で柔軟性をもつてアクセスされる
ことができる。 更に、マイクロ命令ワードは係数メモリ・ポイ
ンタ・フイールド１６０を含む。更に、制御ユニ
ツト２は係数メモリ用アドレス／増分スタツク６
０を含む。スタツク６０は、マイクロプログラム
記憶装置出力のページ・アドレス・フイールド１
５４へ接続されたページ・アドレス入力、係数メ
モリ・ポインタ・フイールド１６０へ接続された
ポインタ・アドレス入力、係数記憶装置２４のア
ドレス入力へ接続された出力を有する。係数メモ
リ用アドレス／増分スタツク６０は、複数のペー
ジ群の中に係数メモリ・アドレスを記憶する。各
ページ群は、そのページ・アドレス入力によつて
アクセスされる。また各ページ群は、そのポイン
タ・アドレス入力によつてアクセスされる複数の
係数メモリ・アドレスを有する。スタツク６０
は、マイクロプログラム記憶装置３９から出力さ
れた最新のマイクロ命令ワードのページ・アドレ
ス・フイールド１５４及び係数メモリ・ポイン
タ・フイールド１６０に応答して、係数記憶装置
２４の係数ワードにアクセスする。これらの動作
は、4MHzの繰返し速度でなされる。 このようにして、マイクロ命令ワード、及びそ
れによつて動作されるべきデータ及び係数は、信
号処理コンピユータの中で柔軟性をもつてアクセ
スされることができる。 演算動作、データ記憶アクセス動作、ブランチ
及びループ制御動作の緊密な協働は、第２１図を
参照して理解することができる。マイクロ命令ワ
ードは、記憶フイールド２０４の中に第１及び第
２のスクラツチ・パツド・ポインタ・フイールド
１６２及び１６４を含む。 制御ユニツト２は、第２のクロツクを含む。第
２クロツクは、8MHzの反復速度で第２のクロツ
ク信号１５２を発生する出力を有する。これは第
１のクロツク信号１５０の反復速度の２倍であ
る。従つて、250nsの持続時間である各マイクロ
命令時間の間に、125nsの２つのクロツク・パル
スが発生される。 マルチプレクサ１６６は、8MHzクロツク信号
１５２へ接続されたクロツク入力、マイクロプロ
グラム記憶装置出力の第１のスクラツチ・パツ
ド・ポインタ・フイールド１６２へ接続された第
１入力、第２スクラツチ・パツド・ポインタ・フ
イールド１６４へ接続された第２入力、及び出力
を有する。マルチプレクサ１６６は、マイクロ命
令時間の第１の半サイクルで、その出力を１つの
入力に接続し、マイクロ命令時間の第２の半サイ
クルで、その出力を他の１つの入力へ接続する。 演算／メモリ・ユニツト４は、スクラツチ・パ
ツドSP０（第３図）を含む。SP０は、8MHzの
クロツクへ接続されたクロツク信号入力、マルチ
プレクサ１６６（第２１図）の出力へ接続された
アドレス入力１１５、メイン・メモリ６のデータ
出力へ接続されたデータ入力、演算エレメント
ALU１０の入力へ接続されたデータ出力を有す
る。スクラツチ・パツドSP０は、マイクロ命令
時間の第１の半サイクルで、第１スクラツチ・パ
ツド・ポインタ・フイールド１６２（第２１図）
に応答して、その中の第１のロケーシヨンから第
１のデータ・ワードを読出し、そのデータ・ワー
ドをALU１０へ出力する。スクラツチ・パツド
SP０は、第２のデータ・ワードをその中の第２
のロケーシヨンへ書込む。第２のデータ・ワード
は、マイクロ命令時間の第２の半サイクルで、第
２スクラツチ・パツド・ポインタ・フイールド１
６４に応答して、メイン・メモリ６からデータ入
力へ印加される。 このようにして、スクラツチ・パツドSP０は、
マイクロ命令がマイクロプログラム記憶装置３９
からアクセスされる速度の２倍で動作するよう
に、マイクロ命令ワードによつて制御される。 マイクロ命令ワードは、演算フイールド２０２
の中に第１の演算エレメント制御フイールド１７
０を含む。ALU１０（第３図）は、4MHzクロツ
クへ接続されたクロツク信号入力、マイクロプロ
グラム記憶装置出力の第１の演算エレメント制御
フイールド１７０へ接続された制御入力１７４、
係数記憶装置２４の係数ワード出力又はスクラツ
チ・パツドSP１へ選択的に接続されるデータ入
力、及び出力を有する。ALU１０は、第１演算
エレメント制御フイールド１７０に応答して、各
マイクロ命令時間中に１度だけ、第１の結果値を
発生する。前に説明したように、ALU１０は２
入力加算動作を実行する。第５図に示されるマイ
クロ命令ワード・フオーマツトを参照すると、第
１演算エレメント制御フイールド１７０はビツト
１０１−１０３を占め、第１スクラツチ・パツ
ド・ポインタ・フイールド１６２はビツト９６−
９９を占めることがわかる。 マルチプレクサ１６６の出力は、第１及び第２
のステージ・レジスタ１１４及び１１６を通さ
れ、かつ線１１５を介して8MHzの速度で、スク
ラツチ・パツドSP０（第３図）のアドレス入力
へ与えられる。第１演算エレメント制御フイール
ド１７０は、ステージ・レジスタ１７２を介して
4MHzの反復速度で送られ、線１７４を介して、
ALU１０（第３図）の制御入力へ送られる。ス
クラツチ・パツドSP１の制御及び動作は、SP０
について説明したものと同様であるが、その制御
及びアドレス信号は、線１１７を介して制御ユニ
ツト２からSP１へ出力される。 前述したように、ALU１０は4MHzの反復速度
で動作し、その合計値を乗算器１２の第１入力へ
与える。乗算器１２は、同じように4MHzの速度
で動作し、上記の合計値と、係数記憶装置２４か
ら線１３７を介して4MHzの反復速度で入力され
る係数とを乗算する。乗算器１２によつて出力さ
れた積は、マルチプレクサ１３９及び位取り装置
２２を介してALU２０へ与えられる。乗算器１
２の出力にある積の値は、250nsのマイクロ命令
時間中有効に保持される。マルチプレクサ１３９
は、スクラツチ・パツドSP３，SP４，SP２に記
憶されたデータも通すことができる。位取り装置
２２は、8MHzの速度で動作し、マルチプレクサ
１３９からの出力値を、第２の演算エレメント
ALU２０（第３図）の第１データ入力へ与える。 第２１図の制御ユニツトにおいて、マイクロ命
令ワードは第３スクラツチ・パツド・ポインタ・
フイールド１２２（第５図のビツト６４−６７）、
第４スクラツチ・パツド・ポインタ・フイールド
１２３（第５図のビツト４２−４５）、第２演算
エレメント制御フイールド１２４（第５図のビツ
ト７１−７４）、及び第３演算エレメント制御フ
イールド１２５（第５図のビツト４９−５２）を
含む。 第２１図の制御ユニツトは第２のマルチプレク
サ１６８′を含む。マルチプレクサ１６８′は、
8MHzクロツクへ接続されたクロツク信号入力１
５２、第３スクラツチ・パツド・ポインタ・フイ
ールド１２２及び第２演算エレメント制御フイル
ド１２４へ接続された１対の入力、第４スクラツ
チ・パツド・ポインタ・フイールド１２３及び第
３演算エレメント制御フイールド１２５へ接続さ
れた第２の１対の入力、及び１対の出力を有す
る。マルチプレクサ１６８′は、その１対の出力
を、マイクロ命令時間の第１の半サイクルでその
第１の１対の入力へ接続し、マイクロ命令時間の
第２の半サイクルでその第２の１対の入力へ接続
する。 第２の演算エレメントALU２０は、8MHzクロ
ツクへ接続されたクロツク入力、マルチプレクサ
１２を介して第１の演算エレメントALU１０の
出力へ接続された第１のデータ入力、第２のデー
タ入力、第２のマルチプレクサ１６８′から来る
出力の１つへ接続された制御入力１３１、及び出
力を有する。ALU２０は、マイクロ命令時間の
第１半サイクルで第２演算エレメント制御フイー
ルド１２４に応答し、かつマイクロ命令時間の第
２半サイクルで第３演算エレメント制御フイール
ド１２５に応答して、各マイクロ命令時間に２
回、和の結果値を発生する。 このようにして、ALU２０は、マイクロ命令
がマイクロプログラム記憶装置３９からアクセス
される速度の２倍で動作するように、マイクロ命
令ワードによつて制御される。 スクラツチ・パツドSP３は、8MHzクロツクへ
接続されたクロツク入力、マルチプレクサ１６
８′から来る出力の１つへ接続されたアドレス入
力１３３、ALU２０の入力へ接続されたデータ
出力を有する。SP３は、その中の第１のロケー
シヨンから第１のデータ・ワードを読出し、マイ
クロ命令時間の第１の半サイクルで第３スクラツ
チ・パツド・ポインタ・フイールド１２２に応答
して、上記データ・ワードをALU２０へ出力す
る。SP３は、その中の第２のロケーシヨンから
第２のデータ・ワードを読出し、マイクロ命令時
間の第２半サイクルで第４スクラツチ・パツド・
ポインタ・フイールド１２３に応答して、上記デ
ータ・ワードをALU２０へ出力する。ALU２０
に対する制御信号は、マルチプレクサ１６８′か
らステージ・レジスタ１２６，１３０を8MHzの
速度で通過し、線１３１を介してALU２０へ出
力される。SP３に対するアドレス及び制御信号
は、マルチプレクサ１６８′からステージ・レジ
スタ１２８，１３０を通過し、線１３３を介して
SP３へ出力される。第３図に示されるスクラツ
チ・パツドSP４は、SP３と同じように制御され
るとともに動作し、線１３５を介して制御及びア
ドレス情報を受取る。 代替的動作モードとして、SP３及びSP４は、
マイクロ命令時間の交互の半サイクルで、ALU
２０の第２の入力へデータを交互に与えるように
してもよい。スクラツチ・パツドSP３は、その
中の第１のロケーシヨンから第１のデータ・ワー
ドを読出し、マイクロ命令時間の第１の半サイク
ルで、第３スクラツチ・パツド・ポインタ・フイ
ールド１２２に応答して、上記データ・ワードを
ALU２０へ出力する。SP４は、その中の第２の
ロケーシヨンから第２のデータ・ワードを読出
し、マイクロ命令時間の第２の半サイクルで、第
４スクラツチ・パツド・ポインタ・フイールド１
２３に応答して、上記データ・ワードをALU２
０へ出力する。SP３及びSP４の双方は、それら
のアドレス及び制御入力を、マルチプレクサ１６
８′の出力対の１つへ接続される。SP３はマイク
ロ命令時間の第１の半サイクルで制御情報を利用
し、SP４は第２の半サイクルで制御情報を利用
する。 ALU２０は、8MHzの反復速度で動作し、位取
り装置２３及び丸め装置２６を介して、和の出力
をフイードバツク用スクラツチ・パツドSP５又
は出力用スクラツチ・パツドSP６へ与える。SP
５は、更に処理を行うため、データをALU１０
へ与えることができる。SP６は、処理されたデ
ータをメイン・メモリ６へ戻す。 更にマイクロ命令ワードは、スクラツチ・パツ
ド・ポインタ・フイールド１４４（第５図のビツ
ト２５−３２）を含む。アドレス増加器１２０
は、8MHzで動作するクロツクへ接続されたクロ
ツク入力、スクラツチ・パツド・ポインタ・フイ
ールド１４４へ接続されたアドレス入力、及び出
力を有する。アドレス増加器１２０は、マイクロ
命令時間の第１半サイクルで、その出力へスクラ
ツチ・パツド・ポインタ・フイールド１４４を転
送し、第２半サイクルで、その出力においてスク
ラツチ・パツド・ポインタ・フイールド１４４を
１の値だけ増加させる。 スクラツチ・パツドSP５は、8MHzクロツクへ
接続されたクロツク入力、アドレス増加器１２０
の出力へ接続されたアドレス入力線１４１，
ALU２０の出力へ接続されたデータ入力を有す
る。SP５は、マイクロ命令時間の第１半サイク
ルで、スクラツチ・パツド・ポインタ・フイール
ド１４４に応答して、その中の第１のロケーシヨ
ンへALU２０からの第１の結果値を書込む。SP
５は、マイクロ命令時間の第２半サイクルで、増
加されたスクラツチ・パツド・ポインタ・フイー
ルド１４４に応答して、ALU２０から来た第２
の結果値を、その中の第２のロケーシヨンへ書込
む。 アドレス増加器１２０の出力は、8MHzの速度
でステージ・レジスタ１４３及び１４４を通過
し、アドレス値及び制御値は、線１４１を介して
SP５へ出力される。SP６は、制御ユニツト２へ
接続され、SP５と同じように動作する。 ALU２０に関して言えば、SP３は、その出力
をマルチプレクサ１３９及び位取り装置２２を介
して送ることにより、そのデータ出力をALU２
０の第１の入力へ選択的に接続させることができ
る。同様に、SP３からのデータ出力は、マイク
ロ命令時間の交互の半サイクルに、ALU２０の
第１及び第２の入力へ選択的に接続されることが
できる。マイクロ命令時間の第１の半サイクル
で、スクラツチ・パツド・ポインタ・フイールド
１２２に応答してSP３の第１のロケーシヨンか
ら第１のデータ・ワードが読出されて、ALU２
０の第１の入力へ出力されることができる。SP
３は、マイクロ命令時間の第２の半サイクルで、
スクラツチ・パツド・ポインタ・フイールド１２
４に応答して、その中の第２のロケーシヨンから
第２のデータ・ワードを読出し、かつそれを
ALU２０の第２入力へ出力することができる。 代替的動作モードにおいて、SP３は、マイク
ロ命令時間の第１半サイクルで、第１のデータ・
ワードを、マルチプレクサ１３９及び位取り装置
２２を介してALU２０の第１入力へ出力するこ
とができ、SP４は、マイクロ命令時間の第２半
サイクルで、第２のデータ・ワードをALU２０
の第２入力へ出力することができる。SP３は、
マイクロ命令時間の第１の半サイクルで、スクラ
ツチ・パツド・ポインタ・フイールド１２２に応
答して、その中の第１のロケーシヨンから第１の
データ・ワードを読出し、それをALU２０の第
１の入力へ出力する。SP４は、マイクロ命令時
間の第２の半サイクルで、スクラツチ・パツド・
ポインタ・フイールド１２４に応答して、その中
にある第２のロケーシヨンから第２のデータ・ワ
ードを読出し、それをALU２０の第２入力へ出
力する。 制御ユニツトの動作の詳細な説明 演算／メモリ・ユニツト４が簡単な演算動作を
実行している間、制御ユニツト２がループを実行
する動作を説明する。表２は、ループを実行する
一連のマイクロ命令を示し、そのループの間に第
１３図のタイミング図に示された演算動作が実行
される。

【表】 表２において、ページ・フイールド１５４は第
５図のビツト１７−２０に対応し、状況制御フイ
ールド２３０は第５図のビツト１３−１６に対応
し、ブランチ・スタツク・ポインタ・フイールド
１５６はビツド８−１１に対応し、ブランチ制御
フイールド２３２はビツト４−７に対応し、メイ
ン・メモリ・ポインタ１４５フイールドはビツト
１１７−１２０に対応し、SPポインタ・フイー
ルド１６２はビツト９６−９９に対応し、SPポ
インタ・フイールド１６４はビツト１０５−１０
８に対応し、制御フイールド１７０はビツト１０
１−１０３に対応し、係数メモリ・ポインタ・フ
イールド１６０はビツト８０−８３に対応し、
SC／RNDフイールド１６８はビツト２１−３
５，５３−５７，７５−７９に対応し、SPポイ
ンタ・フイールド１２２はビツト６４−６７に対
応し、制御フイールド１２４はビツト７１−７４
に対応し、SPポインタ・フイールド１２３はビ
ツト４２−４５に対応し、制御フイールド１２５
はビツト４９−５２に対応する。 表２は一連のマイクロ命令ワードを示す。これ
らのワードは、プログラム・カウンタの番号４１
−４９，６０−６１によりラベルを付されてい
る。マイクロ命令４１は、マイクロ命令４２−４
８から構成されるループを初期化する。マイクロ
命令４１は、「３」のページ番号、「２」のブラン
チ・ポインタ、「ループ初期化」のブランチ制御
情報を有している。このブランチ制御情報は、初
期ループ・カウント・スタツク２１２（第１５
図）のページ３に記憶された初期ループ・カウン
ト値（ポインタ値２）を、現ループ・カウント・
スタツク２１４の対応するアドレスへ転送させ
る。プログラム・カウンタ２０８は１だけ増加さ
れ、従つてプログラム・カウント「42」はループ
の始めにマイクロ命令４２をアドレスする。 ここで、ループが或る期間動作しており、従つ
て演算／メモリ・ユニツト４における演算パイプ
ラインは、完全に満たされ動作しているものと仮
定する。マイクロ命令４２−４６は、同一のペー
ジ番号３を使用し、かつブランチ制御フイールド
２３２の中にある継続命令を使用する。この継続
命令は、各ステツプで、プログラム・カウンタ２
０８を１だけ増加させる。 第１３図のタイミング図でわかるように、マイ
クロ命令４２は、演算／メモリ・ユニツト４のた
めに次のオペランドをアクセスするため、メイ
ン・メモリ（MM）６に対してアドレス発生を生
じさせる値を、メイン・メモリ・ポインタ・フイ
ールド１４５の中に含む。第１３図及び表２に示
されるように、マイクロ命令４３はSPポイン
タ・フイールド１６４の中に、メイン・メモリ６
からアクセスされたオペランドが書込まれるべき
SP０のロケーシヨンを示すポインタ値を含む。
更にマイクロ命令４３の時、乗算器１２へ入力さ
れる係数についてアドレス発生を行うため、係数
メモリ・ポインタ・フイールド１６０にエントリ
イが存在する。次のマイクロ命令４４において、
SPポインタ・フイールド１６２には、マイクロ
命令時間SC１の間にALU１０へ読出されるべき
オペランドのSP０におけるアドレスを示すエン
トリイが存在する。更に制御フイールド１７０に
は、マイクロ命令時間SC１の間にSP０からのオ
ペランドを加算すべきことを加算器へ命ずるエン
トリイが存在する。ALU１０からの合計は乗算
器１２へ出力され、マイクロ命令時間の第２半分
SC２の間で利用可能となる。従つて乗算器１２
は、第１３図に示されるように、マイクロ命令時
間の第２半分SC２と続くマイクロ命令時間の第
１半分SC１の間に、その乗算を実行することが
できる。 次のマイクロ命令４５の間に、マイクロ命令時
間の第２半分で、位取り動作が位取り装置２２の
中で実行される。位取り動作は、マイクロ命令４
５のフイールド１６８によつて制御される。 マイクロ命令４６では、マイクロ命令時間の第
１半分SC１の間に第１のスクラツチ・パツド及
びALU２０の動作が実行され、マイクロ命令時
間の第２半分SC２の間に第２のスクラツチ・パ
ツド及びALU２０の動作が実行される。SPポイ
ンタ・フイールド１２２は、マイクロ命令時間の
最初の半分でSP３の指定されたロケーシヨンか
らALU２０へオペランドを転送させるためのエ
ントリイを有し、制御フイールド１２４は、マイ
クロ命令時間の最初の半分で指定された加算器動
作を実行させるためのエントリイを有する。次
に、マイクロ命令時間の第２半分の間に、SPポ
インタ・フイールド１２３はSP３からALU２０
へオペランドを転送するためのエントリイを有
し、制御フイールド１２５は、マイクロ命令時間
の第２半分の間にオペランドの加算を制御するエ
ントリイを有する。フイールド１６８は、マイク
ロ命令時間の第２半分の間に位取り動作を制御す
るエントリイを有する。 マイクロ命令４７のブランチ制御フイールド２
３２は、ループ・カウント減少命令を含む。この
命令は、マイクロプログラム・シーケンサ３８の
ループ制御論理２１０をして、現ループ・カウン
ト・スタツク２１４からアクセスされたループ・
カウント値を１だけ減少させ、この減少値でスタ
ツク２１４の上記ループ・カウント値と置換す
る。更に、マイクロ命令４７は、メイン・メモ
リ・ポインタ・フイールド１４５に、メイン・メ
モリのためにアドレス発生動作を開始させるエン
トリイを含む。それは、演算パイプライン動作の
結果を記憶させるためのものである。更に、マイ
クロ命令４７は、フイールド１６８にエントリイ
を含む。このエントリイは、丸め装置２６をし
て、演算パイプライン（演算／メモリ・ユニツト
４）における演算動作の結果について所望の丸め
動作を実行させる。 マイクロ命令４８は、ブランチ制御フイールド
２３２にエントリイを含む。このエントリイは、
ループ・カウント関数のブランチに対する命令で
ある。ブランチ・スタツク・ポインタ１５６は、
カウント関数ブランチ・スタツク２１８の関数と
して、ページ３のロケーシヨンに対するブラン
チ・ポインタ値を含む。スタツク２１８は、現在
動作されつつあるループの先頭のためにマイクロ
命令アドレス４２を含む。カウント関数ブランチ
（BFCU）命令は、スタツク２１８をして、値４
２をプログラム・カウンタ２０８へ出力させる。
デコード論理２０６は、プログラム・カウンタ２
０８をして、値４２をPCの新しい値として、マ
イクロプログラム記憶装置３９へ通過させるが、
それはデコード論理２０６が、第１５図のゼロ検
出器２２８からゼロ検出信号を検出しなかつた時
に限られる。もし検出しておれば、ループ・カウ
ントがゼロへ減少しており、ループ動作が完了し
たことを示す。もしデコード論理２０６がゼロ検
出器２２８からのゼロ検出信号を検出すると、そ
れは、プログラム・カウンタ２０８へ、現在のプ
ログラム・カウント（PC）値４８が１だけ増加
されるべきであり、新しいPC値４９が、マイク
ロプログラム記憶装置３９から次の命令をアクセ
スするためのアドレスとして使用されるべきこと
を知らせる。これによつて、プログラムは現在の
ループから脱出する。 表２のマイクロ命令４９は、ブランチ制御フイ
ールド２３２に、条件付きブランチ命令CBS０
のエントリイを含む。これは、指定された条件が
満足されているかどうかを決定するため、条件ビ
ツト・レジスタ２３４がデコード論理２０６によ
つてテストされることを要求する。もし条件が満
足されていれば、マイクロ命令４９の状況制御フ
イールド２３０にあるエントリイは、ブランチ・
アドレス・スタツク２１６のブランチ・スタツ
ク・ポインタ・フイールド１５６で指定されたロ
ケーシヨンへのブランチ動作を指定する。これは
スタツク２１６からの条件付きブランチ・アドレ
スのアクセスを生じる。このブランチ・アドレス
は、プログラム・カウントの新しい値として、プ
ログラム・カウンタ２０８へ出力される。この値
はプログラム・カウンタ２０８を通過し、マイク
ロプログラム記憶装置３９へアドレス入力として
印加される。例として、ブランチ・アドレス・ス
タツク２１６からアクセスされた新しいPC値は、
命令番号６０とする。マイクロ命令６０は、新し
いページ番号５を有するとともに、そのブランチ
制御フイールド２３２に継続命令を有する。以上
の説明によつて、１つのプログラム・サブルーチ
ンから他のプログラム・サブルーチンへ、容易に
かつ柔軟性をもつて変更がなされ得ることがわか
る。 無条件ブランチ動作及び条件付きブランチ動作 第２４図は無条件ブランチ及び条件付きブラン
チの制御を示す。一連のマイクロ命令１０及び１
１が無条件ブランチによつて一連のマイクロ命令
３０−３４へ行き、そこで条件付きブランチが実
行されて、一連の命令４０−４４へ行き、更に条
件付きブランチによつて命令１２へ行くものと仮
定する。第２４図に示されるように、マイクロ命
令１０は、ブランチ制御フイールド２３２に継続
命令を含む。これは、プログラム・カウンタ２０
８をして、現在のプログラム・カウント（PC）
値を１だけ増加させ、その値を次のマイクロ命令
アドレスとして印加する。新しいPC値１１はマ
イクロ命令１１にアクセスするが、マイクロ命令
１１は、ブランチ制御フイールド２３２に無条件
ブランチ（UB）命令を含む。ブランチ・アドレ
ス・スタツク２１６は、マイクロ命令１１によつ
て指定されたページ番号及びブランチ・スタツ
ク・ポインタ番号アドレスでアクセスされる。ス
タツク２１６からアクセスされた無条件ブラン
チ・アドレスは、新しいPC値であり、これを３
０と仮定する。この値３０は、プログラム・カウ
ンタ２０８を通り、新しいアドレスとしてマイク
ロプログラム記憶装置３９へ印加される。 新しいシーケンスのマイクロ命令３０−３４へ
ブランチすると、マイクロ命令３０はブランチ制
御フイールド２３２に継続命令を含む。この命令
は、プログラム・カウンタ２０８をして、PC値
を１だけ増加させ、PC値３１を生じる。次のマ
イクロ命令３１は、ブランチ制御フイールド２３
２に継続命令を含み、プログラム・カウンタ２０
８をして、PC値を１だけ増加させ、PC値３２を
生じる。状況制御フイールド２３０は、条件ビツ
ト・レジスタCo２３４をゼロへセツトさせる命
令を含む。マイクロ命令３２は、ブランチ制御フ
イールド２３２に、条件付きブランチ命令CBS
０を含む。これは、デコード論理２０６をして条
件ビツト・レジスタ２３４の状態を検査せしめ、
もし条件ビツトが１であれば、ブランチ・スタツ
ク・ポインタ・フイールド１５６で指定されたロ
ケーシヨンへブランチさせる。条件ビツトはゼロ
へセツトされているから、条件は満足されず、プ
ログラム・カウンタ２０８は、デコード論理２０
６によつてPC値を１だけ増加するよう命令され、
値３３を生じる。 マイクロ命令３３はブランチ制御フイールド２
３２に継続命令を含む。これは、プログラム・カ
ウンタ２０８をして、PC値を１だけ増加させ、
値３４を生じる。このマイクロ命令時間中、状況
制御フイールド２３０は、条件ビツト・レジスタ
２３４を１へセツトさせる命令を含む。次のマイ
クロ命令３４は、レジスタ２３４の状態をテスト
する条件付きブランチ命令CBS０である。今や
条件ビツトは１であるから、デコード論理２０６
は、ブランチ・アドレス・スタツク２１６をし
て、マイクロ命令３４の中で指定されたページ番
号及でブランチ・スタツク・ポインタ番号のとこ
ろに記憶されたアドレス値を、新しいPC値とし
て出力させる。デコード論理２０６は、プログラ
ム・カウンタ２０８をして、この新しいPC値
（４０であると仮定する）を、マイクロプログラ
ム記憶装置３９への新しいアドレス入力として通
過させる。条件ビツトのセツトは、第２４図のマ
イクロ命令３１及び３３で示されるように、状況
制御フイールド２３０からの命令によつて明示的
に実行されることができる。 同じようにして、マイクロ命令４０−４４の動
作が実行される。マイクロ命令４０及び４１は継
続を要求する。マイクロ命令４２の間に、状況制
御フイールド２３０は、ALU２０の符号に基い
て条件ビツトをセツトするよう要求する。その時
間におけるALU符号値が正であるものと仮定す
ると、条件ビツト・レジスタ２３４はゼロへセツ
トされる。マイクロ命令４２の間、条件付きブラ
ンチ命令CBS０は条件ビツトのテストを行う。
条件ビツトはゼロであるから、ブランチはとられ
ず、PC値は１だけ増加されて、値４３を生じる。 マイクロ命令４３の間、状況制御フイールド２
３０は、条件ビツトをALU２０の符号値へセツ
トするよう求める。符号値は負であると仮定する
と、条件ビツトは１へセツトされる。マイクロ命
令４４は、ブランチ制御フイールド２３２に条件
付きブランチ命令CBS０を含む。これは条件ビ
ツトのテストを要求する。今や条件ビツトは１で
あるから、ブランチ・アドレス・スタツク２１６
はマイクロ命令４４に含まれるページ番号及びブ
ランチ・スタツク・ポインタ番号に基いてアクセ
スされ、アドレス値が新しいPC値（１２である
と仮定する）として出力される。値１２は、プロ
グラム・カウンタ２０８を通つて、次のマイクロ
命令に対する新しいマイクロ命令アドレスとし
て、マイクロプログラム記憶装置３９のアドレス
入力へ送られる。以上の説明によつて、１つのプ
ログラム・サブルーチンから他のプログラム・サ
ブルーチンへの変化が、容易にかつ柔軟性をもつ
てなされ得ることがわかる。 ブランチ・アンド・リンク動作 第２３図を参照して、ブランチ・アンド・リン
ク動作を説明する。マイクロ命令５０及び５１で
始まる一連の命令は、マイクロ命令７０−７９へ
ブランチ及びリンク動作を行い、リターン命令
は、マイクロ命令７９でプログラムをマイクロ命
令５２以下のシーケンスへ戻す。マイクロ命令５
０は、ブランチ制御フイールド２３２に継続命令
を含み、これは次のPC値を５１にする。マイク
ロ命令５１はブランチ制御フイールド２３２にブ
ランチ・アンド・リンク（BAL）命令を含み、
これは５１のPC値を１だけ増加して５２の値に
する。この値は、デコード論理２０６の制御の下
に、プログラム・カウンタ２０８によつて、ブラ
ンチ・アンド・リンク・アドレス記憶装置２２０
の入力へ転送される。５２の値は、記憶装置２２
０のモジユロＮカウンタ２２２によつてアドレス
されたロケーシヨンに記憶される。次にデコード
論理２０６は、記憶装置２２０における次の記憶
動作のために、モジユロＮカウンタ２２２を制御
して、そのアドレス値を１だけ増加する。記憶装
置２２０における記憶ロケーシヨンの数を16とす
れば、Ｎ＝16であり、モジユロＮカウンタ２２２
はモジユロ１６カウンタである。マイクロ命令５
１にあるブランチ・アンド・リンク命令は、デコ
ード論理２０６をして、ブランチ・アドレス・ス
タツク２１６へ信号を発生せしめて、マイクロ命
令５１のページ値及びブランチ・スタツク・ポイ
ンタ値によつて指定されたロケーシヨンへアクセ
スさせる。そのようにしてアクセスされたアドレ
ス値が７０であると仮定すると、その値は、PC
の新しい値としてプログラム・カウンタ２０８へ
出力される。次に７０の値は、プログラム・カウ
ンタ２０８を介して、マイクロプログラム記憶装
置３９のアドレス入力へ、ブランチが生じたマイ
クロ命令のアドレスとして送られる。第２３図に
おいて、マイクロ命令７９がアクセスされるま
で、マイクロ命令７０及び７８がブランチ制御フ
イールド２３２に継続命令を有していることを示
している。 マイクロ命令７９はブランチ制御フイールド２
３２にリターン命令を含む。これは、デコード論
理２０６をして、モジユロＮカウンタ２２２を減
少せしめ、かつその減少した値をブランチ・アン
ド・リンク・アドレス記憶装置２２０へ印加せし
める。次に記憶装置２２０は、前に記憶された５
２の値を新しいPC値としてプログラム・カウン
タ２０８へ出力するよう制御される。次にプログ
ラム・カウンタ２０８は、５２の値をプログラム
のリターン・アドレスとして、マイクロプログラ
ム記憶装置３９のアドレス入力へ送るように、デ
コード論理２０６によつて制御される。次に、プ
ログラムはマイクロ命令５２，５３というように
継続する。 かくて、制御スタツク、メモリ・ポインタ・ス
タツクのために共通のページ値をマイクロ命令に
よつて指定し、かつマイクロ命令の中にブランチ
動作命令、記憶装置アクセス命令、及び演算動作
命令を含ませることによつて、制御の統一性が得
られ、その結果、ループ及びブランチ制御動作
と、記憶装置アクセス動作と、パイプライン式演
算動作との緊密に結合された制御が達成され、処
理タスクの変化に対して、即時のかつ柔軟性ある
応答が得られることがわかる。

【図面の簡単な説明】

第１図は制御ユニツト及び演算／メモリ・ユニ
ツトの機能的ブロツク図、第２図は複数の機能プ
ロセツサ・ユニツトを使用する分散処理システム
のシステム・ブロツク図、第３図は演算／メモ
リ・ユニツトの機能的ブロツク図、第４図はメイ
ン・メモリ・モジユールの相互接続を示す機能的
ブロツク図、第５図はマイクロ命令のフオーマツ
トを示す図、第６図は有限インパルス応答濾波計
算を実行している時の演算／メモリ・ユニツトの
データ・フロー図、第７図は有限インパルス応答
濾波計算に対するスクラツチ・パツド・メモリ・
アドレス増加の実行を示すデータ・フロー図、第
８図はスクラツチ・パツド・モジユール加算器の
機能的ブロツク図、第９図は４点高速フーリエ変
換バターフライ計算を実行している時の演算／メ
モリ・ユニツトのデータ・フロー図、第１０図は
時間遅延ビーム形成計算を実行している時の演
算／メモリ・ユニツトのデータ・フロー図、第１
１図はメイン・メモリ構成の機能的ブロツク図、
第１２図は回帰バツフア概念を示す略図、第１３
図はプロセツサ・タイミングに対するタイミング
図、第１４図は機能処理ユニツトの機能ブロツク
図、第１５図はマイクロプログラム・シーケンサ
の機能ブロツク図、第１６図はマイクロプログラ
ム記憶装置及び係数記憶装置の機能ブロツク図、
第１７図は乗算器係数コントローラの機能的ブロ
ツク図、第１８図はスクラツチ・パツド・メモ
リ・アドレス選択のための動作図、第１９図はメ
イン・メモリ・アドレス発生器の機能ブロツク
図、第２０図は制御スタツク、メイン・メモリ・
ポインタ・スタツク、及び係数メモリ・ポイン
タ・スタツクをページ・アドレスによつて統一的
に制御することを示す全体的機能ブロツク図、第
２１図は制御ユニツト２の詳細な機能ブロツク
図、第２２図はループ制御動作の順次的流れ図、
第２３図はブランチ・アンド・リンク動作の順次
的流れ図、第２４図は無条件／条件付きブランチ
動作の順次的流れ図である。 ２……制御ユニツト、４……演算／メモリ・ユ
ニツト、６……メイン・メモリ、１０′，２０′…
…加算機能、１２……乗算器、１４……スタツ
ク、１６……スクラツチ・パツド、１８……アド
レス発生器、２４……係数記憶装置、３８……マ
イクロプログラム・シーケンサ、３９……マイク
ロプログラム記憶装置、１５４……ページ・アド
レス・フイールド、１５６……ブランチ・スタツ
ク・ポインタ・フイールド、１２２，１２３，１
４４，１６２，１６４……スクラツチ・パツド・
ポインタ・フイールド、１４５……メイン・メモ
リ・ポインタ・フイールド、１２４，１２５，１
７０……演算エレメント制御フイールド、２００
……制御フイールド、２０２……演算フイール
ド、２０４……記憶フイールド、２０６……デコ
ード論理（シーケンス・デコーダ）、２０８……
プログラム・カウンタ、２１０……ループ制御論
理（減算器）、２１２……初期ループ・カウン
ト・スタツク、２１４……現ループ・カウント・
スタツク、２１６……ブランチ・アドレス・スタ
ツク、２１８……カウント関数ブランチ・スタツ
ク、２２０……ブランチ・アンド・リンク・アド
レス記憶装置、２２８……ゼロ検出器。

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成要件(イ)乃至(ニ)を具備するコンピユ
   ータのための制御装置。 (イ) ページ制御フイールド、マイクロ命令アドレ
   ス・スタツク・ポインタ・フイールド、メイ
   ン・メモリ・ポインタ・フイールドを含む複数
   のマイクロ命令ワードを記憶し、かつアドレス
   入力及び上記マイクロ命令ワードの出力を有す
   るマイクロ命令記憶装置。 (ロ) 上記マイクロ命令記憶装置へ接続され、所定
   の反復速度でクロツク信号を発生して上記マイ
   クロ命令記憶装置から上記所定の反復速度で上
   記マイクロ命令ワードを出力させるクロツク手
   段。それぞれのマイクロ命令ワードは対応する
   マイクロ命令時間の間に上記マイクロ命令記憶
   装置のアドレス入力へ印加されたアドレスに従
   つてアクセスされる。 (ハ) マイクロ命令ワードのアドレスを複数のペー
   ジ群に記憶し、かつ上記クロツク手段に接続さ
   れたクロツク入力、上記マイクロ命令ワード出
   力のページ制御フイールドへ接続されたペー
   ジ・アドレス入力、上記マイクロ命令ワード出
   力のマイクロ命令アドレス・スタツク・ポイン
   タ・フイールドへ接続されたポインタ・アドレ
   ス入力、上記マイクロ命令記憶装置のアドレス
   入力へ接続された出力を有するマイクロ命令ア
   ドレス・スタツク。上記ページ群の各々は上記
   ページ・アドレス入力によつてアクセスされ、
   各ページ群は上記ポインタ・アドレス入力によ
   つてアクセスされる複数のマイクロワード・ア
   ドレスを含み、上記マイクロ命令アドレス・ス
   タツクは、現在のマイクロ命令ワードの上記ペ
   ージ制御フイールド及び上記マイクロ命令アド
   レス・スタツク・ポインタ・フイールドに応答
   して、上記所定の反復速度で上記マイクロ命令
   記憶装置の新しいマイクロ命令ワードにアクセ
   スする。 (ニ) メイン・メモリのデータ・アドレスを複数の
   ページ群に記憶し、かつ上記クロツク手段に接
   続されたクロツク入力、上記マイクロ命令ワー
   ド出力の上記ページ制御フイールドへ接続され
   たページ・アドレス入力、上記マイクロ命令ワ
   ード出力のメイン・メモリ・ポインタ・フイー
   ルドへ接続されたポインタ・アドレス入力、及
   びメイン・メモリのアドレス入力へ接続された
   出力を有するメイン・メモリ・アドレス・スタ
   ツク。該メイン・メモリ・アドレス・スタツク
   のページ群の各々は上記ページ・アドレス入力
   によつてアクセスされ、各ページ群は上記ポイ
   ンタ・アドレス入力によつてアクセスされる複
   数のメイン・メモリ・データ・アドレスを含
   み、かつ上記メイン・メモリ・アドレス・スタ
   ツクは、現在のマイクロ命令ワードの上記ペー
   ジ制御フイールド及びメイン・メモリ・ポイン
   タ・フイールドに応答して、上記所定の反復速
   度で、上記メイン・メモリのデータ・ワードに
   アクセスする。 ２ 下記の構成要件(イ)乃至(ヘ)を具備するコンピユ
   ータのための制御装置。 (イ) ページ制御フイールド、メイン・メモリ・ポ
   インタ・フイールド、第１及び第２のスクラツ
   チ・パツド・ポインタ・フイールドを含む複数
   のマイクロ命令ワードを記憶し、かつアドレス
   入力及び上記マイクロ命令ワードの出力を有す
   るマイクロ命令記憶装置。 (ロ) 上記マイクロ命令記憶装置へ接続され、第１
   の反復速度でクロツク信号を発生して、上記マ
   イクロ命令記憶装置から上記第１の反復速度で
   上記マイクロ命令ワードを出力させる第１のク
   ロツク手段、それぞれのマイクロ命令ワードは
   対応するマイクロ命令時間の間に上記マイクロ
   命令記憶装置のアドレス入力へ印加されたアド
   レスに従つてアクセスされる。 (ハ) メイン・メモリのデータ・アドレスを複数の
   ページ群に記憶し、かつ上記第１クロツク手段
   に接続されたクロツク入力、上記マイクロ命令
   ワード出力のページ制御フイールドへ接続され
   たページ・アドレス入力、上記マイクロ命令ワ
   ード出力のメイン・メモリ・ポインタ・フイー
   ルドへ接続されたポインタ・アドレス入力、及
   びメイン・メモリのアドレス入力へ接続された
   出力を有するメイン・メモリ．アドレス・スタ
   ツク。該メイン・メモリ・アドレス・スタツク
   のページ群の各々は上記ページ・アドレス入力
   によつてアクセスされ、各ページ群は上記ポイ
   ンタ・アドレス入力によつてアクセスされる複
   数のメイン・メモリ・データ・アドレスを含
   み、かつ上記メイン・メモリ・アドレス・スタ
   ツクは、現在のマイクロ命令ワードの上記ペー
   ジ制御フイールド及びメイン・メモリ・ポイン
   タ・フイールドに応答して、上記第１の反復速
   度で上記メイン・メモリのデータ・ワードにア
   クセスする。 (ニ) 上記第１の反復速度の２倍である第２の反復
   速度でクロツク信号を発生する第２のクロツク
   手段。このクロツク手段は、上記マイクロ命令
   時間の前半及び後半を規定する２つのクロツ
   ク・パルスを発生する。 (ホ) 上記第２クロツク手段へ接続されたクロツク
   入力、上記マイクロ命令ワード出力の上記第１
   スクラツチ・パツド・ポインタ・フイールドへ
   接続された第１の入力、上記マイクロ命令ワー
   ド出力の第２スクラツチ・パツド・ポインタ・
   フイールドへ接続された第２の入力、及び出力
   を有し、該出力を上記マイクロ命令時間の前半
   で上記第１の入力へ接続し、上記マイクロ命令
   時間の後半で上記第２の入力へ接続するマルチ
   プレクサ。 (ヘ) 上記第２クロツク手段へ接続されたクロツク
   入力、上記マルチプレクサの出力へ接続された
   アドレス入力、上記メイン・メモリのデータ出
   力へ接続されたデータ入力、及び演算エレメン
   トの入力へ接続されたデータ出力を有するスク
   ラツチ・パツド・メモリ。このスクラツチ・パ
   ツド・メモリは、上記マイクロ命令時間の前半
   で上記第１のスクラツチ・パツド・ポインタ・
   フイールドに応答して、そこからデータ・ワー
   ドを読出すとともにそれを上記演算エレメント
   へ出力し、上記マイクロ命令時間の後半で上記
   第２のスクラツチ・パツド・ポインタ・フイー
   ルドに応答してデータ・ワードを書込まれる。 ３ 下記の構成要件(イ)乃至(ホ)を具備するコンピユ
   ータのための制御装置。 (イ) 第１及び第２のスクラツチ・パツド・ポイン
   タ・フイールド、及び第１及び第２の演算エレ
   メント制御フイールドを含む複数のマイクロ命
   令ワードを記憶し、かつアドレス入力及び上記
   マイクロ命令ワードの出力を有するマイクロ命
   令記憶装置。 (ロ) 上記マイクロ命令記憶装置へ接続され、第１
   の反復速度でクロツク信号を発生して上記マイ
   クロ命令記憶装置から上記第１の反復速度で上
   記マイクロ命令ワードを出力させる第１のクロ
   ツク手段。それぞれのマイクロ命令ワードは対
   応するマイクロ命令時間の間に上記マイクロ命
   令記憶装置のアドレス入力へ印加されたアドレ
   スに従つてアクセスされる。 (ハ) 上記第１の反復速度の２倍である第２の反復
   速度でクロツク信号を発生する第２のクロツク
   手段。このクロツク手段は、上記マイクロ命令
   時間の前半及び後半を規定する２つのクロツ
   ク・パルスを発生する。 (ニ) 上記第２のクロツク手段へ接続されたクロツ
   ク入力、上記マイクロ命令ワード出力の第１の
   スクラツチ・パツド・ポインタ・フイールド及
   び第１の演算エレメント制御フイールドへそれ
   ぞれ接続された第１の入力対、上記マイクロ命
   令ワード出力の第２のスクラツチ・パツド・ポ
   インタ・フイールド及び第２の演算エレメント
   制御フイールドへそれぞれ接続された第２の入
   力対、及び１対の出力を有し、該１対の出力
   を、上記マイクロ命令時間の前半に上記第１の
   入力対へ接続し、上記マイクロ命令時間の後半
   に上記第２の入力対へ接続するマルチプレク
   サ。 (ホ) 上記第２クロツク手段へ接続されたクロツク
   入力、第１及び第２のデータ入力、上記マルチ
   プレクサの出力の１つへ接続された制御入力、
   及び出力を有し、上記マイクロ命令時間の前半
   に上記第１の演算エレメント制御フイールドに
   応答しかつ上記マイクロ命令時間の後半に上記
   第２の演算エレメント制御フイールドに応答し
   て、各マイクロ命令時間に２回結果の値を発生
   する演算エレメント。