JPS6359113A - スイツチ入力回路 - Google Patents
スイツチ入力回路Info
- Publication number
- JPS6359113A JPS6359113A JP61202101A JP20210186A JPS6359113A JP S6359113 A JPS6359113 A JP S6359113A JP 61202101 A JP61202101 A JP 61202101A JP 20210186 A JP20210186 A JP 20210186A JP S6359113 A JPS6359113 A JP S6359113A
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- Japan
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- switch
- circuit
- resistor
- turned
- terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのスイッチ入力回路に通
用して好適なスイッチ入力回路に関する。
用して好適なスイッチ入力回路に関する。
本発明はスイッチ入力回路に関し、抵抗器及びオンオフ
スイッチを直列接続し、その直列回路の両端にオンオフ
可能な電源を接続し、抵抗器及びみ、電源をオンにする
ようにしたことにより、抵抗器の無駄な消費電力を低減
するようにしたものである。
スイッチを直列接続し、その直列回路の両端にオンオフ
可能な電源を接続し、抵抗器及びみ、電源をオンにする
ようにしたことにより、抵抗器の無駄な消費電力を低減
するようにしたものである。
以下に、従来のスイッチ入力回路について、第４図を参
照して説明する。第４図において、プルアップ抵抗器（
又はプルダウン抵抗器）Ｒ及びオンオフスイッチＳＷの
直列回路の一端が電源Ｂに接続され、その他端が接地さ
れる。ＫはＣ−ＭＯ３回路から成るインバータ回路で、
ＰチャンネルＭＯ３）ランジスタＱ、のソースが電源Ｂ
（正電源）に接続され、そのドレインがＮチ島ンネルＭ
Ｏ５）ランジスタＱ２のドレインに接続される。
照して説明する。第４図において、プルアップ抵抗器（
又はプルダウン抵抗器）Ｒ及びオンオフスイッチＳＷの
直列回路の一端が電源Ｂに接続され、その他端が接地さ
れる。ＫはＣ−ＭＯ３回路から成るインバータ回路で、
ＰチャンネルＭＯ３）ランジスタＱ、のソースが電源Ｂ
（正電源）に接続され、そのドレインがＮチ島ンネルＭ
Ｏ５）ランジスタＱ２のドレインに接続される。
ＭＯ３Ｉ−ランジスタＱ２のソースは接地される。
そしてＭＯ３Ｉ−ランジスタＱｌ 、Ｑ２の両ゲートが
互いに接続されて、これより入力端子Ｔ、が導出される
。又、ＭＯＳ）ランジスタＱ、 、Ｑ２の接続中点から
出力端子Ｔ２が導出される。
互いに接続されて、これより入力端子Ｔ、が導出される
。又、ＭＯＳ）ランジスタＱ、 、Ｑ２の接続中点から
出力端子Ｔ２が導出される。
次にかかる従来のスイッチ入力回路の動作を説明しよう
。オンオフスイッチＳＷがオフのときは、ＭＯＳ）ラン
ジスタＱ１ 、Ｑ２の両ゲートに高レベルの電圧が供給
されるので、ＭＯＳ）ランジスタＱ、がオフ、ＭＯＳ）
ランジスタＱ２がオンと成る。又、オンオフスイッチＳ
Ｗがオンのときは、ＭＯＳ）ランジスタＱ、 、Ｑ２の
両ゲートに低レベルの電圧が供給されるので、ＭＯＳ）
ランジスタＱ１がオン、ＭＯＳ）ランジスタＱ２がオフ
と成る。従って、出力端子Ｔ２には、オンオフスイッチ
ＳＷのオンオフに応じた高レベル、低レベルと成る出力
が得られる。尚、抵抗器Ｒは、ノイズによって、出力が
バタツクのを回避するためのものである。
。オンオフスイッチＳＷがオフのときは、ＭＯＳ）ラン
ジスタＱ１ 、Ｑ２の両ゲートに高レベルの電圧が供給
されるので、ＭＯＳ）ランジスタＱ、がオフ、ＭＯＳ）
ランジスタＱ２がオンと成る。又、オンオフスイッチＳ
Ｗがオンのときは、ＭＯＳ）ランジスタＱ、 、Ｑ２の
両ゲートに低レベルの電圧が供給されるので、ＭＯＳ）
ランジスタＱ１がオン、ＭＯＳ）ランジスタＱ２がオフ
と成る。従って、出力端子Ｔ２には、オンオフスイッチ
ＳＷのオンオフに応じた高レベル、低レベルと成る出力
が得られる。尚、抵抗器Ｒは、ノイズによって、出力が
バタツクのを回避するためのものである。
かかる従来のスイッチ入力回路では、オンオフスイッチ
ＳＷが頻繁にオンされると、抵抗器Ｒに頻繁に電流が流
れ、無駄な電力消費が生じる。又、かかるスイッチ入力
回路が複数あると、それに応じて、その抵抗器Ｒの電力
消費も、その散文多くなってしまう。従って、Ｃ−ＭＯ
Ｓインバータを用いて電力消費を低減させようとしても
、その努力が報いられなく成る。
ＳＷが頻繁にオンされると、抵抗器Ｒに頻繁に電流が流
れ、無駄な電力消費が生じる。又、かかるスイッチ入力
回路が複数あると、それに応じて、その抵抗器Ｒの電力
消費も、その散文多くなってしまう。従って、Ｃ−ＭＯ
Ｓインバータを用いて電力消費を低減させようとしても
、その努力が報いられなく成る。
かかる点に鑑み、本発明は抵抗器による無駄な電力消費
を低減することのできるスイッチ入力回路を提案しよう
とするものである。
を低減することのできるスイッチ入力回路を提案しよう
とするものである。
本発明によるスイッチ入力回路は、抵抗器（２）及びオ
ンオフスイッチ（１）の直列回路と、この直列回路の両
端に接続されたオンオフ可能な電源（３）とを有し、抵
抗器（２）及びオンオフスイッチ（１）の接続中点から
オンオフスイッチ（１）のオンオフ状態を検出する期間
を含む所定期間のみ、電源（３）をオンにするようにし
たことを特徴とするものである。
ンオフスイッチ（１）の直列回路と、この直列回路の両
端に接続されたオンオフ可能な電源（３）とを有し、抵
抗器（２）及びオンオフスイッチ（１）の接続中点から
オンオフスイッチ（１）のオンオフ状態を検出する期間
を含む所定期間のみ、電源（３）をオンにするようにし
たことを特徴とするものである。
かかる本発明によれば、抵抗器（２）及びオンオフスイ
ッチ（１）の接続中点からオンオフスイッチ（１）のオ
ンオフ状態を検出する期間を含む所定期間のみ、電源（
３）がオンになり、抵抗器（２）による無駄な電力消費
が低減される。
ッチ（１）の接続中点からオンオフスイッチ（１）のオ
ンオフ状態を検出する期間を含む所定期間のみ、電源（
３）がオンになり、抵抗器（２）による無駄な電力消費
が低減される。
以下に、第１図を参照して、本発明の一実施例を詳細に
説明しよう。（１２）はマイクロコンピュータを示し、
その一部が図示されている。（１１）はデータバスで、
これはＣＰＵ （図示せず）に接続されている。（３）
は、オンオフの可能な電源としてのランチ回路（Ｄフリ
ップフロップ回路）である。データバス（１１）からの
データは出力端子（７）を通じてラッチ回路（３）のＤ
入力端に供給される。このラッチ回路（３）の非反転出
力端は、抵抗器（２）を通じてスイッチ端子（６）に接
続される。（８）は制御端子で、ＣＰＵからの制御信号
がこの制御端子（８）を通じて、ラッチ回路（３）に供
給される。このスイッチ端子（６）と接地との間には、
外付けのオンオフスイッチ（１）が接続されている。（
４）は、オンオフスイッチとしてのトライステートバッ
ファで、スイッチ端子（６）がその入力端に接続され、
その出力端が入力端子（９）を通じてデータバス（１１
）に接続されている。（１０）は制御端子で、ＣＰＵか
らの制御信号がこの制御端子（８）を通じて、トライス
テートバッファ（４）に供給される。
説明しよう。（１２）はマイクロコンピュータを示し、
その一部が図示されている。（１１）はデータバスで、
これはＣＰＵ （図示せず）に接続されている。（３）
は、オンオフの可能な電源としてのランチ回路（Ｄフリ
ップフロップ回路）である。データバス（１１）からの
データは出力端子（７）を通じてラッチ回路（３）のＤ
入力端に供給される。このラッチ回路（３）の非反転出
力端は、抵抗器（２）を通じてスイッチ端子（６）に接
続される。（８）は制御端子で、ＣＰＵからの制御信号
がこの制御端子（８）を通じて、ラッチ回路（３）に供
給される。このスイッチ端子（６）と接地との間には、
外付けのオンオフスイッチ（１）が接続されている。（
４）は、オンオフスイッチとしてのトライステートバッ
ファで、スイッチ端子（６）がその入力端に接続され、
その出力端が入力端子（９）を通じてデータバス（１１
）に接続されている。（１０）は制御端子で、ＣＰＵか
らの制御信号がこの制御端子（８）を通じて、トライス
テートバッファ（４）に供給される。
次に、この第１図のスイッチ入力回路の動作を、第３図
のタイムチャートをも参照して説明する。
のタイムチャートをも参照して説明する。
先ず、制御端子（８）に所定時間Ｈ（高）レベルのパル
スＦＵＬＬＣＴＬ （第３図Ａ）が供給されると、ラ
ッチ回路（３）によって、出力端子（７）からのデータ
ＤｘであるＨレベル（第３図Ｂ）がラッチされて、その
非反転出力端の出力は第３図Ｃに示す如く、Ｈレベルと
なる。従って、抵抗器（２）はプルアップ抵抗器として
機能する。その後、制御端子（１０）に所定期間Ｈレベ
ルと成るパルスＸＸＲＤ （第３図Ｄ）が供給されると
、トライステードパソファ （４）が非高出力インピー
ダンス状態と成り、オンオフスイッチ（１）のオン、オ
フに応じて、入力端子（９）にＬ（低）レベル、Ｈレベ
ルのデータＤｘが出力されて、データバス（１１）に供
給される。その後制御端子（８）に所定期間Ｈレベルと
成るパルスＰｔ１ＬＬＣＴＬ （第３図Ａ）が供給さ
れると、ランチ回路（３）によって、出力端子（７）か
らのデータＤｘであるＬレベルがラッチされて、その非
反転出力端の出力は第３図Ｃに示す如く、Ｌレベル（第
３図Ｂ）となる。
スＦＵＬＬＣＴＬ （第３図Ａ）が供給されると、ラ
ッチ回路（３）によって、出力端子（７）からのデータ
ＤｘであるＨレベル（第３図Ｂ）がラッチされて、その
非反転出力端の出力は第３図Ｃに示す如く、Ｈレベルと
なる。従って、抵抗器（２）はプルアップ抵抗器として
機能する。その後、制御端子（１０）に所定期間Ｈレベ
ルと成るパルスＸＸＲＤ （第３図Ｄ）が供給されると
、トライステードパソファ （４）が非高出力インピー
ダンス状態と成り、オンオフスイッチ（１）のオン、オ
フに応じて、入力端子（９）にＬ（低）レベル、Ｈレベ
ルのデータＤｘが出力されて、データバス（１１）に供
給される。その後制御端子（８）に所定期間Ｈレベルと
成るパルスＰｔ１ＬＬＣＴＬ （第３図Ａ）が供給さ
れると、ランチ回路（３）によって、出力端子（７）か
らのデータＤｘであるＬレベルがラッチされて、その非
反転出力端の出力は第３図Ｃに示す如く、Ｌレベル（第
３図Ｂ）となる。
かくして、制御信号Ｐｔ１ＬＬＣＴＬ 、 ＸＸＲＤ及
びラッチ回路（３）に供給されるデータＤが相俟って、
オンオフスイッチ（１）のオンオフに基づくデータをト
ライステートバッファ（４）によって取り込む期間（制
御信号ＸＸＲＤのＨレベルの期間）の前後に亙る期間の
み、電源としてのラッチ回路（３）の非反転出力端が第
３図Ｃに示す如くＨレベル（高電圧）と成る。従って、
抵抗器（２）における無駄な電力消費が低減される。
びラッチ回路（３）に供給されるデータＤが相俟って、
オンオフスイッチ（１）のオンオフに基づくデータをト
ライステートバッファ（４）によって取り込む期間（制
御信号ＸＸＲＤのＨレベルの期間）の前後に亙る期間の
み、電源としてのラッチ回路（３）の非反転出力端が第
３図Ｃに示す如くＨレベル（高電圧）と成る。従って、
抵抗器（２）における無駄な電力消費が低減される。
尚、ラッチ回路（３）の代わりに、単安定マルチパイプ
レークも可能である。
レークも可能である。
又、第２図に示すように、オンオフスイッチ（１）のみ
ならず、抵抗器（２）をも外付けとしても良い。第２図
において、（５）は電源端子である。その他の回路構成
及び動作は第１図と同様なので、その説明は省略する。
ならず、抵抗器（２）をも外付けとしても良い。第２図
において、（５）は電源端子である。その他の回路構成
及び動作は第１図と同様なので、その説明は省略する。
上述せる本発明によれば、抵抗器の無駄な消費電力を低
減することのできるスイッチ入力回路を得ることができ
る。
減することのできるスイッチ入力回路を得ることができ
る。
第１図は本発明の一実施例を示す回路図、第２図は変形
例を示す回路図、第３図は一実施例の説明に供するタイ
ムチャート、第４図は従来例を示す回路図である。 （１）はオンオフスイッチ、（２）は抵抗器、（３）は
オンオフ可能な電源としてのランチ回路、（４）はオン
オフスイッチとしてのトライステートバッファ、（７）
は出力端子、（９）は入力端子である。 第１ 図 変形ダ１１ 第゛２図 タイム＋ヤーＦ 第３図 従来例 第４図
例を示す回路図、第３図は一実施例の説明に供するタイ
ムチャート、第４図は従来例を示す回路図である。 （１）はオンオフスイッチ、（２）は抵抗器、（３）は
オンオフ可能な電源としてのランチ回路、（４）はオン
オフスイッチとしてのトライステートバッファ、（７）
は出力端子、（９）は入力端子である。 第１ 図 変形ダ１１ 第゛２図 タイム＋ヤーＦ 第３図 従来例 第４図
Claims (1)
- 【特許請求の範囲】 抵抗器及びオンオフスイッチの直列回路と、該直列回路
の両端に接続されたオンオフ可能な電源とを有し、 上記抵抗器及び上記オンオフスイッチの接続中点から上
記オンオフスイッチのオンオフ状態を検出する期間を含
む所定期間のみ、上記電源をオンにするようにしたこと
を特徴とするスイッチ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202101A JPS6359113A (ja) | 1986-08-28 | 1986-08-28 | スイツチ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202101A JPS6359113A (ja) | 1986-08-28 | 1986-08-28 | スイツチ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6359113A true JPS6359113A (ja) | 1988-03-15 |
Family
ID=16451978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202101A Pending JPS6359113A (ja) | 1986-08-28 | 1986-08-28 | スイツチ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6359113A (ja) |
-
1986
- 1986-08-28 JP JP61202101A patent/JPS6359113A/ja active Pending
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