JPH0412797Y2 - - Google Patents
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- Publication number
- JPH0412797Y2 JPH0412797Y2 JP1982148915U JP14891582U JPH0412797Y2 JP H0412797 Y2 JPH0412797 Y2 JP H0412797Y2 JP 1982148915 U JP1982148915 U JP 1982148915U JP 14891582 U JP14891582 U JP 14891582U JP H0412797 Y2 JPH0412797 Y2 JP H0412797Y2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- counter
- speed
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Feedback Control In General (AREA)
- Control Of Velocity Or Acceleration (AREA)
- Control Of Electric Motors In General (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
この考案はVTRのドラムサーボ回路やキヤプ
スタンサーボ回路に適用して好適な回転体の速度
及び位相制御回路に係る。
スタンサーボ回路に適用して好適な回転体の速度
及び位相制御回路に係る。
背景技術とその問題点
ドラムサーボ回路やキヤプスタンサーボ回路で
は、夫々を駆動するモータの回転速度と回転位相
相を基準速度と基準位相に一致するようなサーボ
ループが設けられているが、この場合速度サーボ
ループが安定するまでは位相サーボループはある
一定の値にホールドしておき、速度サーボループ
が安定してから位相サーボループを働らかせて、
位相サーボをかけるようにしている。
は、夫々を駆動するモータの回転速度と回転位相
相を基準速度と基準位相に一致するようなサーボ
ループが設けられているが、この場合速度サーボ
ループが安定するまでは位相サーボループはある
一定の値にホールドしておき、速度サーボループ
が安定してから位相サーボループを働らかせて、
位相サーボをかけるようにしている。
ホールドされる位相制御信号の値は、位相サー
ボ系のダイナミツクレンジの下限値若しくは上限
値に設定されている。これに対して位相サーボ回
路における位相のロツク点は、その回路のダイナ
ミツクレンジの中央付近に設定されているので、
位相サーボを開始する場合、常に一番端から引き
込まなければならず、それだけ位相をロツクさせ
るまでの時間がかかる欠点がある。
ボ系のダイナミツクレンジの下限値若しくは上限
値に設定されている。これに対して位相サーボ回
路における位相のロツク点は、その回路のダイナ
ミツクレンジの中央付近に設定されているので、
位相サーボを開始する場合、常に一番端から引き
込まなければならず、それだけ位相をロツクさせ
るまでの時間がかかる欠点がある。
従つて、このような場合にはホールドされる位
相制御信号の値はダイナミツクレンジの中間値に
設定しておくのが好ましいが、従来このような値
をアナログ的に得るには、中間値の位相制御信号
を得るための回路を別途設ける必要があつたり、
またこの回路を切換制御するための周辺回路を設
けたりしなければならないので、回路構成が複雑
化し、実用化しても利益がない。
相制御信号の値はダイナミツクレンジの中間値に
設定しておくのが好ましいが、従来このような値
をアナログ的に得るには、中間値の位相制御信号
を得るための回路を別途設ける必要があつたり、
またこの回路を切換制御するための周辺回路を設
けたりしなければならないので、回路構成が複雑
化し、実用化しても利益がない。
考案の目的
そこで、この考案では回路構成を複雑化しない
でもホールドすべき所定の位相制御信号が得られ
るようにして位相ロツク時間の短縮を図つたもの
である。
でもホールドすべき所定の位相制御信号が得られ
るようにして位相ロツク時間の短縮を図つたもの
である。
考案の概要
そのため、この考案では回転体の速度及び位相
制御系の一部をデジタル的に構成すると共に、回
転体の位相信号で制御されるカウンタの出力に基
いて位相制御信号を形成する手段に、位相制御信
号の中間値設定手段を関連付けて、回転体の速度
が所定の速度範囲に制御されるまでの間、この中
間値設定手段を動作させるようにしたものであ
る。
制御系の一部をデジタル的に構成すると共に、回
転体の位相信号で制御されるカウンタの出力に基
いて位相制御信号を形成する手段に、位相制御信
号の中間値設定手段を関連付けて、回転体の速度
が所定の速度範囲に制御されるまでの間、この中
間値設定手段を動作させるようにしたものであ
る。
実施例
続いて、この考案の一例を図面とともに詳細に
説明する。
説明する。
第１図は速度及び位相制御回路１０の一例を示
すものであつて、１０Ａは速度サーボ系を、１０
Ｂは位相サーボ系を示す。制御すべき回転体とし
てはドラムを例示する。ドラムモータ１には周波
数発電機FGと回転位相発生器PGとが設けられ、
夫々よりドラムモータ１の回転速度に比例した速
度信号（矩形波信号）と、回転位相に関連した回
転位相信号（パルス信号）が得られる。
すものであつて、１０Ａは速度サーボ系を、１０
Ｂは位相サーボ系を示す。制御すべき回転体とし
てはドラムを例示する。ドラムモータ１には周波
数発電機FGと回転位相発生器PGとが設けられ、
夫々よりドラムモータ１の回転速度に比例した速
度信号（矩形波信号）と、回転位相に関連した回
転位相信号（パルス信号）が得られる。
速度サーボ系１０Ａにおいて、２は回転速度計
測用のカウンタ、３はカウンタ出力のラツチ回路
で、カウンタ２のセツトパルスPSSは速度信号の
例えば立上りを基準にして形成され、ラツチ回路
３のラツチパルス（ストロープパルス）PLSは速
度信号の立下りを基準にして形成される。従つ
て、ドラムモータ１の回転速度に比例したカウン
タ出力がラツチされ、これがＤ−Ａ変換器４で所
定のアナログ速度制御信号に変換され、これはド
ライブアンプ５を経てドラムモータ１に供給され
る。
測用のカウンタ、３はカウンタ出力のラツチ回路
で、カウンタ２のセツトパルスPSSは速度信号の
例えば立上りを基準にして形成され、ラツチ回路
３のラツチパルス（ストロープパルス）PLSは速
度信号の立下りを基準にして形成される。従つ
て、ドラムモータ１の回転速度に比例したカウン
タ出力がラツチされ、これがＤ−Ａ変換器４で所
定のアナログ速度制御信号に変換され、これはド
ライブアンプ５を経てドラムモータ１に供給され
る。
ドラムモータ１の回転速度が基準となる速度よ
りも大幅にずれている場合には、カウンタ２の出
力はオーバーフローとなる。
りも大幅にずれている場合には、カウンタ２の出
力はオーバーフローとなる。
オーバーフローのときはオーバーフローする直
前のカウンタ出力をその値にホールドする必要が
ある。そのために、カウンタ２にはオーバーフロ
ーの検出及びその制御回路６が設けられる。
前のカウンタ出力をその値にホールドする必要が
ある。そのために、カウンタ２にはオーバーフロ
ーの検出及びその制御回路６が設けられる。
位相サーボ系１０Ｂも同様に、回転位相計測用
のカウンタ７とラツチ回路８が設けられ、カウン
タ７は回転位相の基準信号PSP（回転位相信号と同
一周期のパルス信号）でセツトされ、回転位相信
号に基づくラツチパルスPLPでカウンタ出力がラ
ツチされる。回転位相差に比例したラツチ出力は
Ｄ−Ａ変換器９においてアナログの位相制御信号
SPに変換されて速度制御信号SSと共にドラムモー
タ１に供給されて、回転位相が基準位相にロツク
するような制御が行なわれる。１１が両信号を加
算するための加算回路を示す。
のカウンタ７とラツチ回路８が設けられ、カウン
タ７は回転位相の基準信号PSP（回転位相信号と同
一周期のパルス信号）でセツトされ、回転位相信
号に基づくラツチパルスPLPでカウンタ出力がラ
ツチされる。回転位相差に比例したラツチ出力は
Ｄ−Ａ変換器９においてアナログの位相制御信号
SPに変換されて速度制御信号SSと共にドラムモー
タ１に供給されて、回転位相が基準位相にロツク
するような制御が行なわれる。１１が両信号を加
算するための加算回路を示す。
さて、上述のカウンタ８とＤ−Ａ変換器９とで
位相制御信号形成手段１２が構成され、この考案
ではこの位相制御信号形成手段１２に関連して位
相制御信号SPの中間値設定手段１５が設けられ
る。中間値設定手段１５としてこの例では、ラツ
チ回路８のラツチデータを強制的に最大ラツチデ
ータの中間値のデータにセツトするセツト回路が
利用される。
位相制御信号形成手段１２が構成され、この考案
ではこの位相制御信号形成手段１２に関連して位
相制御信号SPの中間値設定手段１５が設けられ
る。中間値設定手段１５としてこの例では、ラツ
チ回路８のラツチデータを強制的に最大ラツチデ
ータの中間値のデータにセツトするセツト回路が
利用される。
第２図はラツチ回路８と中間値設定手段たるセ
ツト回路１５の一例を示す。
ツト回路１５の一例を示す。
図はＮ＋１ビツトのカウンタ出力をラツチする
回路の一例であつて、各ビツトに対応して夫々ゲ
ート回路１６ａ〜１６ｎとフリツプフロツプ１７
ａ〜１７ｎが設けられ、ゲート回路１６ａ〜１６
ｎは一対のナンド１８，１９で構成され、夫々に
はラツチパルスPLPと、これによつてゲートされ
るデータ（Ｎ＋１ビツトデータ）が供給される。
回路の一例であつて、各ビツトに対応して夫々ゲ
ート回路１６ａ〜１６ｎとフリツプフロツプ１７
ａ〜１７ｎが設けられ、ゲート回路１６ａ〜１６
ｎは一対のナンド１８，１９で構成され、夫々に
はラツチパルスPLPと、これによつてゲートされ
るデータ（Ｎ＋１ビツトデータ）が供給される。
フリツプフロツプ１７ａ〜１７ｎは最上位ビツ
トMSBに対応するフリツプフロツプ１７ｎを除
き、３入力ナンドで構成され、従つてゲート回路
１６ａ〜１６ｎ−１の出力のほかにセツトパルス
PSとリセツトパルスPRが供給される。セツトパ
ルスPSはその出力を「１」にするためのパルスで
あり、リセツトパルスPRはその出力を「０」に
するためのパルスであつて、これらパルスPS，
PRはいずれも後述するようにカウンタ７の出力
をアナログ化したとき、これが回転位相制御に供
する波形（ランプ波形）となるようにするための
制御パルスである。
トMSBに対応するフリツプフロツプ１７ｎを除
き、３入力ナンドで構成され、従つてゲート回路
１６ａ〜１６ｎ−１の出力のほかにセツトパルス
PSとリセツトパルスPRが供給される。セツトパ
ルスPSはその出力を「１」にするためのパルスで
あり、リセツトパルスPRはその出力を「０」に
するためのパルスであつて、これらパルスPS，
PRはいずれも後述するようにカウンタ７の出力
をアナログ化したとき、これが回転位相制御に供
する波形（ランプ波形）となるようにするための
制御パルスである。
セツト回路１５は最上位ビツトに対応するフリ
ツプフロツプ１７ｎに関連され、これは図のよう
にインバータ２１とナンド２２とで構成され、イ
ンバータ２１には第３図Ｃに示すパルスPCが供
給される。
ツプフロツプ１７ｎに関連され、これは図のよう
にインバータ２１とナンド２２とで構成され、イ
ンバータ２１には第３図Ｃに示すパルスPCが供
給される。
パルスPCは回転速度が速度ロツクレンジ内に
あるか否かを示すパルスであつて、この例では制
御回路６内に設けられたデコーダの出力が利用さ
れる。つまり、回転速度がロツクレンジよりも遥
かに速いときに得られる速度パルスPU（第３図
Ａ）と、遥かに遅いときに得られる速度パルス
PD（同図Ｂ）とから形成される。従つて、両パル
スPD，PUをオアゲート２５に通すことによつて
回転速度に関連したパルスPCが得られる。この
パルスPCにおいて、区間TNはロツクレンジ外の
区間を、TLはロツクレンジ区間を示す。
あるか否かを示すパルスであつて、この例では制
御回路６内に設けられたデコーダの出力が利用さ
れる。つまり、回転速度がロツクレンジよりも遥
かに速いときに得られる速度パルスPU（第３図
Ａ）と、遥かに遅いときに得られる速度パルス
PD（同図Ｂ）とから形成される。従つて、両パル
スPD，PUをオアゲート２５に通すことによつて
回転速度に関連したパルスPCが得られる。この
パルスPCにおいて、区間TNはロツクレンジ外の
区間を、TLはロツクレンジ区間を示す。
位相反転されたパルスC（第３図Ｄ）とリセ
ツトパルスPR（同図Ｆ）のナンド出力がフリツプ
フロツプ１７ｎを構成する一方のナンド２３に供
給されると共に、パルスCは他方のナンド２４
に供給される。
ツトパルスPR（同図Ｆ）のナンド出力がフリツプ
フロツプ１７ｎを構成する一方のナンド２３に供
給されると共に、パルスCは他方のナンド２４
に供給される。
続いて、セツト回路１５を含むラツチ回路８の
動作について説明するが、セツトパルスPSとリセ
ツトパルスPRは回転速度がロツクレンジ外にあ
るときすなわち、区間TNでは、第３図Ｅ，Ｆの
極性となるように選定されており、従つて区間
TNでは、最小ビツトLSBのフリツプフロツプ１
７ａからMSB−１ビツトまでのフリツプフロツ
プ１７ｎ−１の出力はすべて「０」になる。
動作について説明するが、セツトパルスPSとリセ
ツトパルスPRは回転速度がロツクレンジ外にあ
るときすなわち、区間TNでは、第３図Ｅ，Ｆの
極性となるように選定されており、従つて区間
TNでは、最小ビツトLSBのフリツプフロツプ１
７ａからMSB−１ビツトまでのフリツプフロツ
プ１７ｎ−１の出力はすべて「０」になる。
そして上記区間TNではセツト回路１５の出力
（ナンド出力）は「Ｈ」であるが、位相反転され
たパルスCが「０」のため４入力ナンド２４の
１つが「０」になるから、このフリツプフロツプ
１７ｎの出力が「１」になる。つまり、ロツクレ
ンジ外の区間TNではMSBビツトのみ「１」とな
つて、ラツチ回路８のダイナミツクレンジの丁度
１／２のデータがセツトされたことになる。従つて、
位相制御信号SPとしては最大制御レベルの1/2の
レベルをもつた信号となる。
（ナンド出力）は「Ｈ」であるが、位相反転され
たパルスCが「０」のため４入力ナンド２４の
１つが「０」になるから、このフリツプフロツプ
１７ｎの出力が「１」になる。つまり、ロツクレ
ンジ外の区間TNではMSBビツトのみ「１」とな
つて、ラツチ回路８のダイナミツクレンジの丁度
１／２のデータがセツトされたことになる。従つて、
位相制御信号SPとしては最大制御レベルの1/2の
レベルをもつた信号となる。
なお、回転速度がロツクレンジ内に入つた区間
TLでは、パルスPCの位相が反転するため、MSB
用のフリツプフロツプ１７ｎのロツク状態が解除
されると共に、カウンタ７の出力をアナログ化し
たときの出力が第４図Ａのようなランプ波形とな
るように、セツトパルスPSとリセツトパルスPR
との極性及びパルス幅が選定される。この場合、
ランプ区間TRLではセツトパルスPSも、リセツト
パルスPRもともに「１」になるから、ラツチパ
ルスPLPによつてＮ＋１ビツトデータのラツチ動
作が行なわれる。
TLでは、パルスPCの位相が反転するため、MSB
用のフリツプフロツプ１７ｎのロツク状態が解除
されると共に、カウンタ７の出力をアナログ化し
たときの出力が第４図Ａのようなランプ波形とな
るように、セツトパルスPSとリセツトパルスPR
との極性及びパルス幅が選定される。この場合、
ランプ区間TRLではセツトパルスPSも、リセツト
パルスPRもともに「１」になるから、ラツチパ
ルスPLPによつてＮ＋１ビツトデータのラツチ動
作が行なわれる。
このように、回転速度がロツクレンジ外にある
ときの位相制御信号SPのレベルは最大振幅の1/2
になつているので、回転速度がロツクレンジ内に
なつて位相サーボ系のロツクが解除されると、最
大振幅の1/2の位相制御信号SPで位相サーボが開
始するから、位相サーボのロツク時間が短縮され
る。言いかえるならば、位相の引き込み速度が速
くなる。
ときの位相制御信号SPのレベルは最大振幅の1/2
になつているので、回転速度がロツクレンジ内に
なつて位相サーボ系のロツクが解除されると、最
大振幅の1/2の位相制御信号SPで位相サーボが開
始するから、位相サーボのロツク時間が短縮され
る。言いかえるならば、位相の引き込み速度が速
くなる。
また、デジタル的に位相サーボを行なうものに
おいては第３図あるいは第４図に示すセツト及び
リセツトパルスPS，PRは従来から使用されてい
るので、これを新たに形成する必要がなく、その
ため、セツト回路１５など若干の回路を付加する
ことで、上述の動作を実現できる。
おいては第３図あるいは第４図に示すセツト及び
リセツトパルスPS，PRは従来から使用されてい
るので、これを新たに形成する必要がなく、その
ため、セツト回路１５など若干の回路を付加する
ことで、上述の動作を実現できる。
第５図以下はこの考案の他の実施例を示す。
第５図は計測用のカウンタを共用した場合の一
例で、速度制御用のランプ波形と位相制御用のラ
ンプ波形とが重ならないようにすれば、１個のカ
ウンタ例えば回転速度計測用のカウンタ２を位相
計測用のカウンタとしても使用することができ
る。なお、この共用構成はこの考案の要旨とは直
接関係がないので、その詳細な説明は省略する。
例で、速度制御用のランプ波形と位相制御用のラ
ンプ波形とが重ならないようにすれば、１個のカ
ウンタ例えば回転速度計測用のカウンタ２を位相
計測用のカウンタとしても使用することができ
る。なお、この共用構成はこの考案の要旨とは直
接関係がないので、その詳細な説明は省略する。
この例でも、ラツチ回路８にセツト回路１５を
関連付けておけばよい。
関連付けておけばよい。
第６図はこの考案をPWM変調方式のサーボ回
路に適用した場合で、図は位相サーボ回路の一例
である。図において、カウンタ７に供給されるク
ロツクCKは、回転位相信号と基準位相信号とに
より形成されたゲートパルスPGによつて制御さ
れる。カウンタ出力はメモリ３０に転送され、転
送されたこのカウンタ出力のうち最上位ビツトが
読出されてフリツプフロツプ３１がセツトされ、
最上位ビツトと同じビツト周期のクロツクCK0の
反転パルス0でリセツトされる。
路に適用した場合で、図は位相サーボ回路の一例
である。図において、カウンタ７に供給されるク
ロツクCKは、回転位相信号と基準位相信号とに
より形成されたゲートパルスPGによつて制御さ
れる。カウンタ出力はメモリ３０に転送され、転
送されたこのカウンタ出力のうち最上位ビツトが
読出されてフリツプフロツプ３１がセツトされ、
最上位ビツトと同じビツト周期のクロツクCK0の
反転パルス0でリセツトされる。
最上位ビツトの得られるタイミングはカウンタ
出力によつて異るので、フリツプフロツプ３１の
セツトタイミングが異なり、これによつてクロツ
クCKOのパルス幅が変調されるから、これをロー
パスフイルタ３２を通せばドラムモータ１の回転
位相に応じた位相制御信号が形成される。
出力によつて異るので、フリツプフロツプ３１の
セツトタイミングが異なり、これによつてクロツ
クCKOのパルス幅が変調されるから、これをロー
パスフイルタ３２を通せばドラムモータ１の回転
位相に応じた位相制御信号が形成される。
さて、このようなPWM変調方式による回転位
相サーボ回路で、メモリ３０とフリツプフロツプ
３１とローパスフイルタ３２で位相制御信号形成
手段１２が構成されるから、この手段１２に関連
させて中間値設定手段１５が設けられる。
相サーボ回路で、メモリ３０とフリツプフロツプ
３１とローパスフイルタ３２で位相制御信号形成
手段１２が構成されるから、この手段１２に関連
させて中間値設定手段１５が設けられる。
この例では論理ゲートで中間値設定手段１５が
構成される。この論理ゲート１５は第１及び第２
のアンドゲート４１，４２とオアゲート４３とで
構成され、第１のアンドゲート４１はメモリ３０
の出力データをゲートするためのものであり、そ
のゲートパルスとしてはパルスPCの位相反転さ
れたものが使用され、また第２のアンドゲート４
２はクロツクCKOをゲートするためのものであ
り、そのゲートパルスとしてパルスPCが利用さ
れる。第１及び第２のアンドゲート４１，４２の
オア出力はフリツプフロツプ３１のセツトパルス
として利用される。
構成される。この論理ゲート１５は第１及び第２
のアンドゲート４１，４２とオアゲート４３とで
構成され、第１のアンドゲート４１はメモリ３０
の出力データをゲートするためのものであり、そ
のゲートパルスとしてはパルスPCの位相反転さ
れたものが使用され、また第２のアンドゲート４
２はクロツクCKOをゲートするためのものであ
り、そのゲートパルスとしてパルスPCが利用さ
れる。第１及び第２のアンドゲート４１，４２の
オア出力はフリツプフロツプ３１のセツトパルス
として利用される。
このように構成した場合、回転速度がロツクレ
ンジ内に入ると（区間TL）、第１のアンドゲート
４１が開きメモリ３０の出力データでフリツプフ
ロツプ３１がセツトされるから、上述と同じ回転
位相サーボが行なわれる。そして、ロツクレンジ
外の区間TNでは、第２のアンドゲート４２が開
くので、一定周期のパルスCK0でフリツプフロツ
プ３１がセツトされ、またリセツトされるから、
フリツプフロツプ３１からはデユーテー50％のパ
ルスが出力される。
ンジ内に入ると（区間TL）、第１のアンドゲート
４１が開きメモリ３０の出力データでフリツプフ
ロツプ３１がセツトされるから、上述と同じ回転
位相サーボが行なわれる。そして、ロツクレンジ
外の区間TNでは、第２のアンドゲート４２が開
くので、一定周期のパルスCK0でフリツプフロツ
プ３１がセツトされ、またリセツトされるから、
フリツプフロツプ３１からはデユーテー50％のパ
ルスが出力される。
デユーテーが50％のパルス出力は、ダイナミツ
クレンジのほぼ中間値のアナログ出力となるか
ら、上述したと同様の効果が得られる。
クレンジのほぼ中間値のアナログ出力となるか
ら、上述したと同様の効果が得られる。
なお、回転体としては上述のドラムに限られる
ものではなく、キヤプスタンやその他の回転体で
もよい。
ものではなく、キヤプスタンやその他の回転体で
もよい。
考案の効果
以上説明したように、この考案によれば、比較
的簡単な構成で、ホールドすべき所定の位相制御
信号が得られるので、所期の目的通り、位相ロツ
ク時間の短縮を図ることができる。
的簡単な構成で、ホールドすべき所定の位相制御
信号が得られるので、所期の目的通り、位相ロツ
ク時間の短縮を図ることができる。
第１図、第５図及び第６図は夫々この考案に係
る回転速度及び回転位相の制御回路の一例を示す
系統図、第２図はその要部の一例を示す接続図、
第３図及び第４図は夫々その動作説明に供する波
形図である。 ２，７はカウンタ、３，８はラツチ回路、４，
９はＤ−Ａ変換器、１はモータ、１２は制御信号
形成手段、１５は中間値設定手段である。
る回転速度及び回転位相の制御回路の一例を示す
系統図、第２図はその要部の一例を示す接続図、
第３図及び第４図は夫々その動作説明に供する波
形図である。 ２，７はカウンタ、３，８はラツチ回路、４，
９はＤ−Ａ変換器、１はモータ、１２は制御信号
形成手段、１５は中間値設定手段である。
Claims (1)
- 回転体の回転速度計測用の第１のカウンタ２
と、該第１のカウンタの出力をラツチする第１の
ラツチ回路３と、上記第１のカウンタのオーバー
フローを検出する手段６とを有する回転体の速度
制御回路１０Ａ、及び、上記回転体の回転位相計
測用の第２のカウンタ７と、該第２のカウンタの
出力をラツチする第２のラツチ回路８とを有する
位相制御回路１０Ｂとよりなる回転体の速度及び
位相制御回路において、上記オーバーフロー検出
手段によつて得られたオーバーフロー検出パルス
PCにより上記第２のラツチ回路のMSBのみを１
にセツトする中間値設定手段１５を設けたことを
特徴とする回転体の速度及び位相制御回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982148915U JPS5953417U (ja) | 1982-09-30 | 1982-09-30 | 回転体の速度及び位相制御回路 |
| CA000436569A CA1210149A (en) | 1982-09-28 | 1983-09-13 | Digital capstan servo circuit |
| US06/534,508 US4500822A (en) | 1982-09-28 | 1983-09-21 | Digital capstan servo circuit |
| AU19548/83A AU564953B2 (en) | 1982-09-28 | 1983-09-26 | A digital capstan servo circuit |
| DE8383305750T DE3380131D1 (en) | 1982-09-28 | 1983-09-27 | A digital capstan servo circuit |
| AT83305750T ATE44327T1 (de) | 1982-09-28 | 1983-09-27 | Digitale schaltung fuer einen servoantrieb. |
| EP83305750A EP0104931B1 (en) | 1982-09-28 | 1983-09-27 | A digital capstan servo circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982148915U JPS5953417U (ja) | 1982-09-30 | 1982-09-30 | 回転体の速度及び位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953417U JPS5953417U (ja) | 1984-04-07 |
| JPH0412797Y2 true JPH0412797Y2 (ja) | 1992-03-26 |
Family
ID=30330717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982148915U Granted JPS5953417U (ja) | 1982-09-28 | 1982-09-30 | 回転体の速度及び位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953417U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057830Y2 (ja) * | 1985-10-02 | 1993-02-26 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5940650Y2 (ja) * | 1976-12-21 | 1984-11-19 | 松下電器産業株式会社 | 回転体の位相同期制御装置 |
-
1982
- 1982-09-30 JP JP1982148915U patent/JPS5953417U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5953417U (ja) | 1984-04-07 |
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