JPS635925B2 - - Google Patents
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- Publication number
- JPS635925B2 JPS635925B2 JP57205213A JP20521382A JPS635925B2 JP S635925 B2 JPS635925 B2 JP S635925B2 JP 57205213 A JP57205213 A JP 57205213A JP 20521382 A JP20521382 A JP 20521382A JP S635925 B2 JPS635925 B2 JP S635925B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- group
- charge
- resistance
- ladder resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、モノリシツク集積回路によるラダ
ー抵抗型Ｄ―Ａ変換回路に関し、特に高精度のラ
ダー抵抗型Ｄ―Ａ変換回路を実現するための素子
配置の改善に関するものである。
ー抵抗型Ｄ―Ａ変換回路に関し、特に高精度のラ
ダー抵抗型Ｄ―Ａ変換回路を実現するための素子
配置の改善に関するものである。
第１図に示すような、ラダー抵抗網RO，ベー
スを共通接続したトランジスタ群TR、その各々
のトランジスタのエミツタに接続される抵抗群
REO，及び上記ラダー抵抗網ROとトランジスタ群
TRとの間に設けられたスイツチ群SO（重み切換回
路群）より構成されるＤ―Ａ変換回路では、その
分解能は、ラダー抵抗網ROの抵抗精度と、エミ
ツタに抵抗REが接続されたベース共通のトラン
ジスタ群TRから成る定電流回路群の相対的出力
電流精度とに起因する為、従来、抵抗のトリミン
グ等の方法を用いて高分解能を得ることが実施さ
れていた。
スを共通接続したトランジスタ群TR、その各々
のトランジスタのエミツタに接続される抵抗群
REO，及び上記ラダー抵抗網ROとトランジスタ群
TRとの間に設けられたスイツチ群SO（重み切換回
路群）より構成されるＤ―Ａ変換回路では、その
分解能は、ラダー抵抗網ROの抵抗精度と、エミ
ツタに抵抗REが接続されたベース共通のトラン
ジスタ群TRから成る定電流回路群の相対的出力
電流精度とに起因する為、従来、抵抗のトリミン
グ等の方法を用いて高分解能を得ることが実施さ
れていた。
この発明は、以上のようなトリミング等の方法
を用いず、ラダー抵抗型Ｄ―Ａ変換回路のＲ―
2Rラダー抵抗網を、抵抗Ｒを直列接続して抵抗
2Rを得ることによりすべて抵抗Ｒを単位として
構成するか、または抵抗2Rを並列接続して抵抗
Ｒを得ることによりすべて抵抗2Rを単位として
構成し、かつこのラダー抵抗網を構成する各単位
抵抗によるラダー抵抗群、トランジスタ群、前記
トランジスタ群の各トランジスタのエミツタにそ
れぞれ接続された抵抗で構成される抵抗群（以下
エミツタ抵抗群と称す）の各群を構成する素子
を、最上位ビツトを担当するものを中央に、以下
より上位のビツトを担当するものから順に上記中
央の構成素子の左右に順次交互に振り分けて配置
することにより、各素子間の相対的整合性を利用
して、従来とは全く異なる方法で容易にかつ安価
に高分解能が得られるモノリシツク集積回路によ
るラダー抵抗型Ｄ―Ａ変換回路を提供することを
目的としている。
を用いず、ラダー抵抗型Ｄ―Ａ変換回路のＲ―
2Rラダー抵抗網を、抵抗Ｒを直列接続して抵抗
2Rを得ることによりすべて抵抗Ｒを単位として
構成するか、または抵抗2Rを並列接続して抵抗
Ｒを得ることによりすべて抵抗2Rを単位として
構成し、かつこのラダー抵抗網を構成する各単位
抵抗によるラダー抵抗群、トランジスタ群、前記
トランジスタ群の各トランジスタのエミツタにそ
れぞれ接続された抵抗で構成される抵抗群（以下
エミツタ抵抗群と称す）の各群を構成する素子
を、最上位ビツトを担当するものを中央に、以下
より上位のビツトを担当するものから順に上記中
央の構成素子の左右に順次交互に振り分けて配置
することにより、各素子間の相対的整合性を利用
して、従来とは全く異なる方法で容易にかつ安価
に高分解能が得られるモノリシツク集積回路によ
るラダー抵抗型Ｄ―Ａ変換回路を提供することを
目的としている。
ここで、一般にモノリシツク集積回路におい
て、結晶方向が同一で近接する素子間では、その
特性が類似し、また素子間隔が大きいとその特性
の差が大きくなるという特徴がある。したがつ
て、モノリシツク集積回路で第１図のようなラダ
ー抵抗型Ｄ―Ａ変換回路をつくる場合、その構成
素子の配置がＤ―Ａ変換出力の精度に大きく影響
する。ここでは、第２図に示す５ビツトのラダー
抵抗型Ｄ―Ａ変換回路を例にとつて、その構成素
子の最適な配置について具体的に説明する。
て、結晶方向が同一で近接する素子間では、その
特性が類似し、また素子間隔が大きいとその特性
の差が大きくなるという特徴がある。したがつ
て、モノリシツク集積回路で第１図のようなラダ
ー抵抗型Ｄ―Ａ変換回路をつくる場合、その構成
素子の配置がＤ―Ａ変換出力の精度に大きく影響
する。ここでは、第２図に示す５ビツトのラダー
抵抗型Ｄ―Ａ変換回路を例にとつて、その構成素
子の最適な配置について具体的に説明する。
図において、T1〜T5は入力されるデイジタル
データの各ビツトに対応して設けられたNPN型
のトランジスタであり、トランジスタT1が最上
位ビツト（MSB）を担当し、以下トランジスタ
T2〜T5が順次、より下位ビツトを担当し、トラ
ンジスタT5が最下位ビツト（LSB）を担当して
いる。また、T6は上記トランジスタT1〜T5とと
もにカレントミラーを構成するトランジスタであ
り、これらのトランジスタT1〜T6によりトラン
ジスタ群TRが構成されている。RE1〜RE6は上記
トランジスタT1〜T6の各エミツタに接続されエ
ミツタ抵抗群REOを構成するエミツタ抵抗、R1，
R3，R5，R7，R9は上記トランジスタT1〜T5の各
コレクタに接続されたビツト抵抗、R2，R4，R6，
R8は上記トランジスタT1〜T5とビツト抵抗R1，
R3，R5，R7，R9との各接続点間をそれぞれ接続
するビツト間抵抗であり、上記ビツト抵抗R1，
R3，R5，R7，R9とビツト間抵抗R2，R4，R6，
R8とによりラダー抵抗網、即ちラダー抵抗群RO
が構成されている。
データの各ビツトに対応して設けられたNPN型
のトランジスタであり、トランジスタT1が最上
位ビツト（MSB）を担当し、以下トランジスタ
T2〜T5が順次、より下位ビツトを担当し、トラ
ンジスタT5が最下位ビツト（LSB）を担当して
いる。また、T6は上記トランジスタT1〜T5とと
もにカレントミラーを構成するトランジスタであ
り、これらのトランジスタT1〜T6によりトラン
ジスタ群TRが構成されている。RE1〜RE6は上記
トランジスタT1〜T6の各エミツタに接続されエ
ミツタ抵抗群REOを構成するエミツタ抵抗、R1，
R3，R5，R7，R9は上記トランジスタT1〜T5の各
コレクタに接続されたビツト抵抗、R2，R4，R6，
R8は上記トランジスタT1〜T5とビツト抵抗R1，
R3，R5，R7，R9との各接続点間をそれぞれ接続
するビツト間抵抗であり、上記ビツト抵抗R1，
R3，R5，R7，R9とビツト間抵抗R2，R4，R6，
R8とによりラダー抵抗網、即ちラダー抵抗群RO
が構成されている。
なお、S1〜S5は入力されるデイジタルデータに
応じて開閉するスイツチであり、これらのスイツ
チS1〜S5により重み切換回路群SOが構成されてい
る。また、Irefは定電流源、Vrefは基準電圧源で
ある。
応じて開閉するスイツチであり、これらのスイツ
チS1〜S5により重み切換回路群SOが構成されてい
る。また、Irefは定電流源、Vrefは基準電圧源で
ある。
このようにまず、ラダー抵抗群ROに関しては、
第３図ａ，ｂに示すように、抵抗2R（R1，R3，
R5，R7）は抵抗Ｒを直列接続して得ており、従
つて該ラダー抵抗群ROはすべて抵抗Ｒを単位と
して構成されている。またこのラダー抵抗群RO
は、抵抗値ＲのP+拡散１による抵抗R1〜R9をで
きるだけ近接してかつ平行に並べて配置し、これ
ら抵抗R1〜R9の両端に該抵抗の方向と垂直な向
きにN+拡散２を入れ、そこでこの抵抗の島の電
位をとる。こうすることによつて、非常に整合の
とれた抵抗値Ｒの抵抗群R1〜R9を形成し、しか
も最上位ビツト（MSB）を担当するビツト抵抗
R1及びビツト間抵抗R2についてはビツト間抵抗
R2の左右にビツト抵抗R1を配置し、以下、より
上位のビツトを担当する抵抗から順に、抵抗R3，
R4，R5，R6，R7，R8，R9をこの順序で、この左
右に交互に振り分けて配置し、次にこれらを同図
に示すようにAl配線３で接続して、ラダー抵抗
群を構成する。このように最上位ビツト（MSB）
を担当する抵抗R2を中心に、以下、より上位の
ビツトを担当する抵抗から順に左右に振り分けて
配置することにより、各素子間のばらつきとチツ
プ内での熱勾配から生じるＤ―Ａ変換出力の誤差
を最小にすることができる。
第３図ａ，ｂに示すように、抵抗2R（R1，R3，
R5，R7）は抵抗Ｒを直列接続して得ており、従
つて該ラダー抵抗群ROはすべて抵抗Ｒを単位と
して構成されている。またこのラダー抵抗群RO
は、抵抗値ＲのP+拡散１による抵抗R1〜R9をで
きるだけ近接してかつ平行に並べて配置し、これ
ら抵抗R1〜R9の両端に該抵抗の方向と垂直な向
きにN+拡散２を入れ、そこでこの抵抗の島の電
位をとる。こうすることによつて、非常に整合の
とれた抵抗値Ｒの抵抗群R1〜R9を形成し、しか
も最上位ビツト（MSB）を担当するビツト抵抗
R1及びビツト間抵抗R2についてはビツト間抵抗
R2の左右にビツト抵抗R1を配置し、以下、より
上位のビツトを担当する抵抗から順に、抵抗R3，
R4，R5，R6，R7，R8，R9をこの順序で、この左
右に交互に振り分けて配置し、次にこれらを同図
に示すようにAl配線３で接続して、ラダー抵抗
群を構成する。このように最上位ビツト（MSB）
を担当する抵抗R2を中心に、以下、より上位の
ビツトを担当する抵抗から順に左右に振り分けて
配置することにより、各素子間のばらつきとチツ
プ内での熱勾配から生じるＤ―Ａ変換出力の誤差
を最小にすることができる。
また、第２図において定電流源回路群を構成す
るトランジスタT1，T2，T3，T4，T5，T6とそ
のトランジスタのエミツタに接続されるエミツタ
抵抗群RE1，RE2，RE3，RE4，RE5，RE6について
も、第４図に示すように最上位ビツト（MSB）
を担当するトランジスタT1，及び該トランジス
タのエミツタに接続される抵抗RE1を中心に配置
し、その左右により上位ビツトを担当するものか
ら順番にトランジスタT2，T3，T4，T5，エミツ
タ抵抗RE2，RE3，RE4，RE5をそれぞれ左右に交
互に振り分け、さらにトランジスタT1，抵抗RE1
に平行にかつできるだけ近接するよう配置し、同
図に示すようにAl配線３で接続する。このよう
な素子配置により上記トランジスタ群及びエミツ
タ抵抗群を構成することにより、上記ラダー抵抗
群の場合と同様に、各素子間のばらつきとチツプ
内での熱勾配の影響とを最小限におさえることが
できる。
るトランジスタT1，T2，T3，T4，T5，T6とそ
のトランジスタのエミツタに接続されるエミツタ
抵抗群RE1，RE2，RE3，RE4，RE5，RE6について
も、第４図に示すように最上位ビツト（MSB）
を担当するトランジスタT1，及び該トランジス
タのエミツタに接続される抵抗RE1を中心に配置
し、その左右により上位ビツトを担当するものか
ら順番にトランジスタT2，T3，T4，T5，エミツ
タ抵抗RE2，RE3，RE4，RE5をそれぞれ左右に交
互に振り分け、さらにトランジスタT1，抵抗RE1
に平行にかつできるだけ近接するよう配置し、同
図に示すようにAl配線３で接続する。このよう
な素子配置により上記トランジスタ群及びエミツ
タ抵抗群を構成することにより、上記ラダー抵抗
群の場合と同様に、各素子間のばらつきとチツプ
内での熱勾配の影響とを最小限におさえることが
できる。
なお、上記実施例において、は、ラダー抵抗網
を、抵抗Ｒを直列接続して抵抗2Rを得ることに
よりすべて抵抗Ｒを単位として構成したが、これ
は、抵抗2Rを並列接続して抵抗Ｒを得ることに
よりすべて抵抗2Rを単位として構成してもよく、
上記実施例と同様の効果を得ることができる。
を、抵抗Ｒを直列接続して抵抗2Rを得ることに
よりすべて抵抗Ｒを単位として構成したが、これ
は、抵抗2Rを並列接続して抵抗Ｒを得ることに
よりすべて抵抗2Rを単位として構成してもよく、
上記実施例と同様の効果を得ることができる。
なお、上記実施例においては、第２図のラダー
抵抗型Ｄ―Ａ変換回路について、具体的に説明し
たが、これは一実施例であつて、素子配置の詳
細、ビツト数、トランジスタの種類等は上記実施
例に限定するものではない。
抵抗型Ｄ―Ａ変換回路について、具体的に説明し
たが、これは一実施例であつて、素子配置の詳
細、ビツト数、トランジスタの種類等は上記実施
例に限定するものではない。
以上のように、この発明によれば、ラダー抵抗
型Ｄ―Ａ変換回路のＲ―2Rラダー抵抗網を、抵
抗Ｒを直列接続して抵抗2Rを得ることによりす
べて抵抗Ｒを単位として構成するか、または抵抗
2Rを並列接続して抵抗Ｒを得ることによりすべ
て抵抗2Rを単位として構成し、かつこのラダー
抵抗網を構成する各単位抵抗によるラダー抵抗
群、トランジスタ群、エミツタ抵抗群の各群の構
成素子を、最上位ビツトを担当するものを中央
に、以下より上位ビツトを担当するものから順に
中央の構成素子の左右に順次交互に振り分けて配
置構成したので、高精度のＤ―Ａ変換器をモノリ
シツク集積回路で容易に製造することができ、ま
た他回路との組合せも容易にできるため、Ｄ―Ａ
変換回路内蔵の種々の回路の１チツプモノリシツ
ク集積回路化を図ることが可能となる効果があ
る。
型Ｄ―Ａ変換回路のＲ―2Rラダー抵抗網を、抵
抗Ｒを直列接続して抵抗2Rを得ることによりす
べて抵抗Ｒを単位として構成するか、または抵抗
2Rを並列接続して抵抗Ｒを得ることによりすべ
て抵抗2Rを単位として構成し、かつこのラダー
抵抗網を構成する各単位抵抗によるラダー抵抗
群、トランジスタ群、エミツタ抵抗群の各群の構
成素子を、最上位ビツトを担当するものを中央
に、以下より上位ビツトを担当するものから順に
中央の構成素子の左右に順次交互に振り分けて配
置構成したので、高精度のＤ―Ａ変換器をモノリ
シツク集積回路で容易に製造することができ、ま
た他回路との組合せも容易にできるため、Ｄ―Ａ
変換回路内蔵の種々の回路の１チツプモノリシツ
ク集積回路化を図ることが可能となる効果があ
る。
第１図はNPNトランジスタを用いた典型的な
ラダー抵抗型Ｄ―Ａ変換器の回路図、第２図は本
発明の一実施例によるモノリシツク集積回路にお
けるラダー抵抗型Ｄ―Ａ変換回路の回路図、第３
図ａ，ｂはそれぞれ第２図の回路をモノリシツク
集積回路として実規したときのラダー抵抗群の素
子配置図及びそのＡ―A′線断面図、第４図は第
２図の回路をモノリシツク集積回路として実現し
たときのトランジスタ群及びエミツタ抵抗群の素
子配置図である。 TR……トランジスタ群、SO……重み切換回路
群、R1，R3，R5，R7，R9……ビツト抵抗、R2，
R4，R6，R8……ビツト間抵抗、RO……ラダー抵
抗群、REO……エミツタ抵抗群。なお、図中同一
符号は同一又は相当部分を示す。
ラダー抵抗型Ｄ―Ａ変換器の回路図、第２図は本
発明の一実施例によるモノリシツク集積回路にお
けるラダー抵抗型Ｄ―Ａ変換回路の回路図、第３
図ａ，ｂはそれぞれ第２図の回路をモノリシツク
集積回路として実規したときのラダー抵抗群の素
子配置図及びそのＡ―A′線断面図、第４図は第
２図の回路をモノリシツク集積回路として実現し
たときのトランジスタ群及びエミツタ抵抗群の素
子配置図である。 TR……トランジスタ群、SO……重み切換回路
群、R1，R3，R5，R7，R9……ビツト抵抗、R2，
R4，R6，R8……ビツト間抵抗、RO……ラダー抵
抗群、REO……エミツタ抵抗群。なお、図中同一
符号は同一又は相当部分を示す。
Claims (1)
- １ Ｒ―2Rラダー抵抗網、定電流源群、重み切
換回路群から構成されるモノリシツク集積回路に
よるラダー抵抗型Ｄ―Ａ変換回路であつて、上記
Ｒ―2Rラダー抵抗網は抵抗Ｒを直列接続して抵
抗2Rを得ることによりすべて抵抗Ｒを単位とし
て構成されるか、抵抗2Rを並列接続して抵抗Ｒ
を得ることによりすべて抵抗2Rを単位として構
成され、かつ上記定電流源群を構成するトランジ
スタ群と抵抗群、および上記Ｒ―2Rラダー抵抗
網を構成する各単位抵抗による抵抗群の各素子群
において、最上位ビツトを担当する素子が中央に
配置され、それ以下のビツトを担当する素子は上
記中央の素子と素子形状を同じに、かつ素子方向
をそろえてその左右に上位ビツトを担当する素子
から順次交互に振り分けて配置され、最下位ビツ
トを担当する素子が一番外側に配置されているこ
とを特徴とするモノリシツク集積回路によるラダ
ー抵抗型Ｄ―Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20521382A JPS5994918A (ja) | 1982-11-20 | 1982-11-20 | モノリシツク集積回路によるラダ−抵抗型ｄ−ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20521382A JPS5994918A (ja) | 1982-11-20 | 1982-11-20 | モノリシツク集積回路によるラダ−抵抗型ｄ−ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994918A JPS5994918A (ja) | 1984-05-31 |
| JPS635925B2 true JPS635925B2 (ja) | 1988-02-05 |
Family
ID=16503271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20521382A Granted JPS5994918A (ja) | 1982-11-20 | 1982-11-20 | モノリシツク集積回路によるラダ−抵抗型ｄ−ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994918A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079766A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | Ｒ−２ｒはしご形抵抗回路 |
| JPH04352466A (ja) * | 1991-05-30 | 1992-12-07 | Mitsubishi Electric Corp | Ｒ−２ｒラダー抵抗回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935528B2 (ja) * | 1978-01-02 | 1984-08-29 | 日本電信電話株式会社 | Ｒ−２ｒ抵抗列 |
-
1982
- 1982-11-20 JP JP20521382A patent/JPS5994918A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994918A (ja) | 1984-05-31 |
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