JPS6360590B2 - - Google Patents

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JPS6360590B2
JPS6360590B2 JP55011517A JP1151780A JPS6360590B2 JP S6360590 B2 JPS6360590 B2 JP S6360590B2 JP 55011517 A JP55011517 A JP 55011517A JP 1151780 A JP1151780 A JP 1151780A JP S6360590 B2 JPS6360590 B2 JP S6360590B2
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    • H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
    • H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
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Description

【発明の詳細な説明】 この発明は、フアクシミリ受信機、プリンタ等
に適する多階調記録の可能な記録装置に関するも
のである。以下感熱記録の場合を例にとつて説明
する。
従来、フアクシミリ等に用いられている感熱記
録では、記録に要する時間が長い（１ドツト当り
数ｍ sec）ため、画像信号を一定ビツト蓄積し、
一括印加する方式を採用している。
第１図は従来の感熱記録装置における画像信号
の分配回路を示しており、１は熱ヘツド、１ａは
マトリツクスダイオード、１６は発熱抵抗体、２
はＸ側選択回路、３はＹ側選択回路である。Ｘ側
選択回路２はX1〜Xnのｍ段のシフトレジスタ等
により構成されており、ｎブロツクに分割された
発熱抵抗体１ｂにおけるブロツク内の選択を行
う。また、Ｙ側選択回路３はブロツクの選択を行
い、Y1，Y2，…，Yoの順にシフトする。ここ
で、画像信号はPIX端子より入力され、ｍビツト
を単位として一括印加される。このＸ側、Ｙ側選
択回路２，３等はデイジタル回路で構成されてお
り、一括印加される画信号X1〜Xnは２値化され
て白黒２階調しか表現できなかつた。このため、
中間調を含む情報を受信記録した場合、記録画は
画品質が劣化して不自然なものとなつていた。
しかし、感熱記録紙自体は第２図に示すように
熱ヘツドに印加する記録電流の通電時間（パルス
幅）を変えることにより反射濃度の異なる記録が
でき、したがつて中間調の再現が可能である。な
お、Ｅは印加電圧を示す。
第３図は画像信号の中間調情報（振幅）に応じ
てパルス幅を制御するための従来の駆動回路の一
例（16階調）である。この図において、４は復調
回路、５はコンパレータ、６はプライオリテイエ
ンコーダ、７は４つのシフトレジスタより構成さ
れた直並列変換回路、８はラツチ回路、９は４ビ
ツトのコンパレータ、１０はカウンタ、１１はＸ
側ドライバ、１２はカウンタで、同期信号PHS
とブロツク選択クロツクCLKとが加えられる。
１３はデコーダ、１４はＹ側ドライバである。
復調された画像信号は、16個のコンパレータ５
とプライオリテイエンコーダ６によつて４ビツト
のデイジタル信号に変換されて、直並列変換によ
り並列信号となり、ラツチ回路８にラツチされ
る。この時、基準電圧VS1〜VS16を制御すること
により階調補正が可能である。コンパレータ９は
ラツチ回路８の情報とクロツクφをカウントする
カウンタ１０の情報を比較し、両者の値が一致し
たとき、その出力は反転する。この結果、１画素
４ビツトの画像信号は16値のパルス幅に変換さ
れ、Ｘ側ドライバ１１を介して熱ヘツド１のＸ側
に入力（ｍビツト一括）され、中間調の記録が可
能となる。なお、１２，１３，１４の部分は第１
図に示したＹ側選択回路３の具体的な回路を示し
たものであり、また、４〜１１の部分は第１図の
Ｘ側選択回路２に相当する。同図より明らかなよ
うにこの回路例では、一括印加する画素数に等し
い数のコンパレータ９が必要なため回路規模が大
きくなり、経済性の点で不利である点、また同図
は16階調（４ビツト）の例であるが、階調数をも
つと増加するためには、さらに回路規模が大きく
なる欠点があつた。
この発明は、これらの欠点を除去するために、
簡単な回路で多くの階調が得られるようにしたも
のである。以下図面についてこの発明を詳細に説
明する。
第４図はこの発明の一実施例であつて、２１は
サンプルおよびホールド回路、２２はコンパレー
タ、２３は基準信号発生回路、２４はアンド回
路、２５，２７は切換回路、２６Ａ，１６Ｂはメ
モリ（RAM）、２８は直並列変換用シフトレジ
スタ、２９はラツチ回路、３０，３１はカウン
タ、３２，３３は「2t01」のデータセレクタ、34
はＴ形フリツプフロツプ、３５はインバータで、
階調ビツト数Ｋ＝32（33階調）一括印加画素数ｍ
＝32の場合である。なお、熱ヘツド、Ｘ側ドライ
バ、Ｙ側ドライバ等は図示を省略してある。
第５図は第４図の実施例のタイミングチヤート
で、符号S0〜S13は第４図中に書込んである符号
S0〜S13に対応するもので、それぞれ信号を表わ
す。
次に、第５図を参照して第４図の実施例の動作
を説明する。画像信号PIX（S1）は、周波数φの
基準となるクロツクCLK（S2）で、サンプルおよ
びホールドされ、基準信号（こゝでは三角波S4）
と比較されて、パルス幅変調信号S5となり、さら
にこのパルス幅変調信号S5と周波数がKφ（32・
φ）の高速クロツクHCLK（S0）のアンドをとつ
てパルス数変調信号S6となる。このパルス数変調
された信号S6は信号S7，S8にしたがつてメモリ２
６Ａ，２６Ｂ（容量は各々1024ビツト）の一方に
入力される（信号S9，S10）。この時、メモリ２６
Ａ，２６Ｂはブロツク（32画素）単位に交互に書
き込み、読み出し動作を行い、一方が信号S6を書
き込んでいる間、他方は読み出しを行う。また、
読み出しの方法は第６図に示すようにメモリマツ
プ上で書き込みの時の行（アドレスAX）と列
（アドレスAY）を入れ替えて行う。すなわち、メ
モリのアドレスを（AX，AY）と表わして信号S6
が（１、１）→（２、１）……（32、１）→
（１、２）……（32、32）の順（第６図実線の矢
印）に書き込まれた時は、（１、１）→（１、２）
……（１、32）→（２。１）……（32、32）の順
（第６図破線の矢印）に読み出す。第５図で云え
ば、信号S9を読み出すとき点線で示すようになつ
て信号S11となる。信号S10も同様にして信号S12
となる。
例えば、第７図に示すように、信号S6がメモリ
２６Ａ（または２６Ｂ）に書き込まれている（第
６図実線の順）とすると、メモリ２６Ｂ（または
２６Ａ）より読み出される（第６図破線の順）信
号は、第８図（第５図S13に対応）に示す如くな
る。なお、Ｌはメモリよりの行（AX）または列
（AY）単位の読み出し回数で、この場合第７図の
列方向32ビツトが１画素に対応しており、Ｌは列
方向の階調ビツトの座標AXと対応している。こ
のＬ＝１〜Ｌ＝32の信号は順次第４図の直並列変
換用シクトレジスタ２８に高速クロツクHCLK
（S0）に同期して転送され、直並列変換されてラ
ツチ回路２９にラツチされる。ラツチされた情報
Ｌ＝Ｊは次の情報Ｌ＝（Ｊ＋１）がラツチされる
までの間保存される。この保持時間は画像信号
PIXのサンプリング周期１／φ（φはクロツク
CLKの周波数）に等しい。従つてラツチ回路２
９の出力は周期１／φに１が連続してラツチされ
る回数を乗じたパルス幅となる。
第９図は第８図に示したメモリ２６Ａ（または
２６Ｂ）の出力Ｌ＝１〜Ｌ＝32に対するラツチ回
路２９の出力波形である。同図より熱ヘツドに一
括印加する信号X1〜X32のパルス幅が画信号に応
じて０〜32・１／φの間で変調（33階調）されて
いることがわかる。なお、アドレスAX，AYは第
４図のカウンタ３０，３１より発生し、切換回路
２５，２７の切換えと同期してデータセレクタ３
２，３３によりアドレスAX，AYが逆になつてメ
モリ２６Ａ，２６Ｂに入力する。
このようにこの発明は、１画素周期１／φ内で
パルス幅変調した信号（第５図S5）を時間伸長し
て一括出力（第９図X1〜X32）できる効果があ
り、第３図に示したような多数のコンパレータ９
（一括印加ビツト数分）等が不用であり、簡単な
回路ですむ。
また、メモリ２６Ａ，２６Ｂより直並列変換用
シフトレジスタ２８に転送する時のクロツクを高
速クロツクHCLKと独立に設け、その周波数を
読出し回数Ｌに応じて可変とすれば、入力電圧対
記録濃度特性を補正することが可能である。
さらに、第４図では33階調（Ｋ＝32）、32画素
一括印加（ｍ＝32）の場合を示したが、このよう
に階調ビツト数Ｋと一括印加画素数ｍが等しい場
合は、２次元のアドレスAX，AYを単に逆にする
だけで所望のアクセス順が得られる。しかし、階
調ビツト数Ｋと一括印加画素数ｍが異なる場合で
もメモリのアクセス順を第６図と同じように、列
方向に１画素分書き込み、読み出しを行方向に行
えばよい。この場合のメモリおよびそのアクセス
制御をマイクロコンピユータで構成することも可
能である。
また、第４図の直並列変換用シフトレジスタ２
８およびラツチ回路２９は、従来の感熱記録等に
適用されている直並列変換回路（第１図の符号
２）そのままであり、この発明を従来の装置に適
用する場合、第４図に示した信号S13を得るまで
の処理回路を追加するのみでよい。
以上説明したようにこの発明は、直並列変換を
ともなう多階調のパルス幅変換回路を簡単な回路
で実現することが可能であり、感熱記録装置・静
電記録装置に階調再現能力を経済的に付与するこ
とができる。また、階調数を増加したいという要
望に対してもメモリ容量の増加と高速クロツク
HCLKの高速化で対処できるため、大きな回路
変更は要さない。さらに、従来の装置にこの発明
を適用する場合でも、回路変更が少なく改造が簡
単である等の利点がある。
【図面の簡単な説明】
第１図は従来の感熱記録装置における画像信号
の分配回路図、第２図は通電時間に対する記録濃
度の特性図、第３図は従来の中間調記録駆動回路
図、第４図はこの発明の一実施例を示す回路図、
第５図は第４図のタイミングチヤート図、第６図
はメモリアクセスの方法を示した図、第７図、第
８図、第９図はパルス幅変換の説明図である。 図中、２１はサンプルおよびホールド回路、２
２はコンパレータ、２３は基準信号発生回路、２
４はアンド回路、２５，２７は切換回路、２６
Ａ，２６Ｂはメモリ、２８は直並列変換用シフト
レジスタ、２９はラツチ回路、３０，３１はカウ
ンタ、３２，３３はデータセレクタ、３４はＴ形
フリツプフロツプ、３５はインバータである。

Claims (1)

  1. 【特許請求の範囲】 １ 画像信号ｍ画素を一括印加する記録装置にお
    いて、 階調情報を含む画像信号を各画素毎に階調情報
    の大小に応じて最大Ｋ個のパルス数から成るデイ
    ジタル信号に変換する手段と、 前記デイジタル信号を１画素当りＫビツトで少
    なくともＫ×ｍビツトの容量を持つメモリに書き
    込む手段と、 前記メモリに書き込まれたｍ画素の前記デイジ
    タル信号をｍ画素単位の各対応ビツト毎に読み出
    す手段と、 前記メモリから読み出された信号をｍビツト単
    位に直並列変換する手段とを有し、 パルス数変換されたｍ画素分の並列出力を得る
    ことを特徴とする多階調記録装置。
JP1151780A 1980-02-04 1980-02-04 Recorder for multitone Granted JPS56109068A (en)

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