JPS6360648A - 網制御方式 - Google Patents
網制御方式Info
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- JPS6360648A JPS6360648A JP61204355A JP20435586A JPS6360648A JP S6360648 A JPS6360648 A JP S6360648A JP 61204355 A JP61204355 A JP 61204355A JP 20435586 A JP20435586 A JP 20435586A JP S6360648 A JPS6360648 A JP S6360648A
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- Japan
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- signal
- register
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- parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
回線制御装置において、網制御用インタフェース回路を
簡略化するため、網状態信号にスタートビット、ストッ
プビットを付加して直並列変換回路へ送出することによ
り、若しくは網状態信号をキャラクタ化することにより
、情報信号と同じ回路で網状態信号を受信することを可
能としたものである。
簡略化するため、網状態信号にスタートビット、ストッ
プビットを付加して直並列変換回路へ送出することによ
り、若しくは網状態信号をキャラクタ化することにより
、情報信号と同じ回路で網状態信号を受信することを可
能としたものである。
［産業上の利用分野］
本発明は回線制御装置における網制御方式に関する。
加入者電話網をデータ通信に使用した場合、加入者電話
交換網接続制御（局交換機の起動、復旧、選択信号の送
出、呼出信号の検出など）の信号を処理しなければなら
ない。
交換網接続制御（局交換機の起動、復旧、選択信号の送
出、呼出信号の検出など）の信号を処理しなければなら
ない。
これらの網状態信号は、従来は、情報信号の転送とは別
の信号線を用いて制御していた。
の信号線を用いて制御していた。
最近では、情報信号に網状態信号を多重させて制御する
ようになり、網状態信号をより効率よく処理することが
必要とされる。
ようになり、網状態信号をより効率よく処理することが
必要とされる。
［従来の技術］
第６図は、本発明が適用される装置の構成図である。
図において、ＩＦＣは上位装置（ホスト計算機）とのイ
ンタフェースを司るインタフェース制御部である。
ンタフェースを司るインタフェース制御部である。
ＭＭは通信制御プログラムおよび送受信用データを格納
する記憶部である。
する記憶部である。
ＣＣは記憶部ＭＥＭ上に格納されている通信制御プログ
ラムを読み出し実行する主制御部である。
ラムを読み出し実行する主制御部である。
ＬＡＣは、主制御部ＣＣの指示に基づき、回線接続部（
ＬＡ）と記憶部（ＭＥＭ）の間でデータＭ）、回線接続
制御部（ＬＡＣ）および主制御部（ＣＣ）は共通バスを
通じて互いに接続されている。
ＬＡ）と記憶部（ＭＥＭ）の間でデータＭ）、回線接続
制御部（ＬＡＣ）および主制御部（ＣＣ）は共通バスを
通じて互いに接続されている。
ＬＡは、回線からのビットシリアルデータを並列データ
に、また回線接続制御部（ＬＡＣ）からの並列データを
ビットシリアルにそれぞれ変換し、また回線接続制御部
（ＬＡＣ）からの指示により網制御を行う回線接続部で
ある。
に、また回線接続制御部（ＬＡＣ）からの並列データを
ビットシリアルにそれぞれ変換し、また回線接続制御部
（ＬＡＣ）からの指示により網制御を行う回線接続部で
ある。
第７図は、従来技術による網状態信号の処理を示す図で
ある。
ある。
網制御装置において回線信号は情報信号■と網状態信号
■とに分離される。
■とに分離される。
情報信号■は、直並列変換回路（ＵＲＴ）において、シ
リアル／パラレル変換され、キャラクタ信号（ＣＨＲ）
として回線接続制御部（ＬＡＣ）に入れられる。
リアル／パラレル変換され、キャラクタ信号（ＣＨＲ）
として回線接続制御部（ＬＡＣ）に入れられる。
網状態信号■は、網状態信号受信回路（Ｐ ＲＶ）で受
信され、周辺制御レジスタ１ （ＰＳＴＲＩ）に貯え
られる。前に受信された網状態信号は周辺制御レジスタ
２ （ＰＳＴＲ２）に貯えられている。
信され、周辺制御レジスタ１ （ＰＳＴＲＩ）に貯え
られる。前に受信された網状態信号は周辺制御レジスタ
２ （ＰＳＴＲ２）に貯えられている。
比較器（ＣＯＭＰ）は周辺制御レジスタ１ （ＰＳＴ
ＲＩ）と周辺制御レジスタ２ （ＰＳＴＲ２）の内容を
比較し、異なっていた場合は、回線接続制御部（ＬＡＣ
’）に対する割込信号（ＩＲＱ）を発生する。
ＲＩ）と周辺制御レジスタ２ （ＰＳＴＲ２）の内容を
比較し、異なっていた場合は、回線接続制御部（ＬＡＣ
’）に対する割込信号（ＩＲＱ）を発生する。
割込信号（ＩＲＱ）を受けた回線接続制御部（ＬＡＣ）
は、周辺制御レジスタ１ （ＰＳＴＲＩ）の内容を読
み出し、網状態信号を処理する。
は、周辺制御レジスタ１ （ＰＳＴＲＩ）の内容を読
み出し、網状態信号を処理する。
［発明が解決しようとする問題点］
上記に説明のように、従来の網状態信号の処理は、割込
みによる処理であるため、回線接続制御部（Ｌ Ａ Ｃ
”）の負荷が大きくなるという問題点があった。
みによる処理であるため、回線接続制御部（Ｌ Ａ Ｃ
”）の負荷が大きくなるという問題点があった。
本発明は、このような従来の問題点を解消した新規な網
制御方式を提供しようとするものである。
制御方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明の網制御方式の原理ブロック図を示す。
第１図Ｔａ）は、第１の発明の原理ブロック図である。
図において、■は情報信号線、■は網状態信号線である
。
。
１は回線接続制御部（ＬＡＣ） 、２は回線接続部１
（ＬＡＩ） 、３は網制御装置である。
（ＬＡＩ） 、３は網制御装置である。
網状態信号は、網状態信号受信回路（ＰＲＶ）２２で受
信され、レジスタ１ （ＲＥＧＩ）２３に貯えられる
。前に受信された網状態信号はレジスタ２（Ｒ２Ｏ３）
２４に貯えられている。
信され、レジスタ１ （ＲＥＧＩ）２３に貯えられる
。前に受信された網状態信号はレジスタ２（Ｒ２Ｏ３）
２４に貯えられている。
比較器（ＧＯＭＰ）２５は、レジスタ１ （ＲＥＧｌ
）２３とレジスタ２ （Ｒ２Ｏ３）２４の内容を比較し
、異なっていた場合は、変換手段１ （ＣＯＮＶ）２６
に通知する。
）２３とレジスタ２ （Ｒ２Ｏ３）２４の内容を比較し
、異なっていた場合は、変換手段１ （ＣＯＮＶ）２６
に通知する。
変換回路１ （ＣＯＮＶ）２６は、比較器（ＣＯＭＰ
）２５から比較結果の通知を受けると、レジスタ１（Ｒ
ＥＧＩ）２３とレジスタ２（Ｒ２Ｏ３）２４の内容にス
タートビットおよびストップビットを付けてビットシリ
アルで直並列変換回路（ＵＲＴ’）２７へ送出する。
）２５から比較結果の通知を受けると、レジスタ１（Ｒ
ＥＧＩ）２３とレジスタ２（Ｒ２Ｏ３）２４の内容にス
タートビットおよびストップビットを付けてビットシリ
アルで直並列変換回路（ＵＲＴ’）２７へ送出する。
直並列変換回路（ＵＲＴ’）２７では変換手段１ （Ｃ
ＯＮＶ）２６からの信号を並列データとして回線接続制
御部（ＬＡＣ）１へ送出する。
ＯＮＶ）２６からの信号を並列データとして回線接続制
御部（ＬＡＣ）１へ送出する。
第１図中）は、第２の発明の原理ブロック図である。図
において、第１図（ａｌと同一の符号は同一の対象物を
示す。
において、第１図（ａｌと同一の符号は同一の対象物を
示す。
第２の発明の回線接続部２ （ＬＡ２）は、網状態信号
受信部（ＰＲＶ）２２と、網状態信号の変化を特定キャ
ラクタに変換する変換手段２ （ＤＥＣ）２８と直並列
変換回路（ＵＲＴ’）２７とで構成される。
受信部（ＰＲＶ）２２と、網状態信号の変化を特定キャ
ラクタに変換する変換手段２ （ＤＥＣ）２８と直並列
変換回路（ＵＲＴ’）２７とで構成される。
網状態信号は、網状態信号受信回路（Ｐ ＲＶ）２２で
受信され変換手段（ＤＥＣ）２８に入れられる。
受信され変換手段（ＤＥＣ）２８に入れられる。
変換手段２（ＤＥＣ）２８では、網状態信号が前と変化
したとき、その状態遷移に対応した特定のキャラクタを
発生し、ビットシリアルで直並列変換回路（ＵＲＴ’）
２７へ送出される。
したとき、その状態遷移に対応した特定のキャラクタを
発生し、ビットシリアルで直並列変換回路（ＵＲＴ’）
２７へ送出される。
直並列変換回路（ＵＲＴ’）２７は、このビットシリア
ル信号を並列データに変換し、回線接続制御部（ＬＡＣ
）１へ送出する。
ル信号を並列データに変換し、回線接続制御部（ＬＡＣ
）１へ送出する。
［作用］
上記第１の発明の構成によれば、網状態信号をスタート
ビット、ストップビットを付けてビットシリアルに送出
するので情報信号用の直並列変換回路（ＵＲＴ）と同一
の回路を用いて並列データとして回線接続制御部（ＬＡ
Ｃ）へ送出することができる。
ビット、ストップビットを付けてビットシリアルに送出
するので情報信号用の直並列変換回路（ＵＲＴ）と同一
の回路を用いて並列データとして回線接続制御部（ＬＡ
Ｃ）へ送出することができる。
さらに、第２の発明の構成によれば、網状態信号の変化
を特定キャラクタに変換して、情報信号用の直並列変換
回路（ＵＲＴ）と同一の回路を用いて、キャラクタデー
タとして送出するので、回線接続制御部（ＬＡＣ）では
情報データと同じインタフェースにより網状態信号を受
信できる。
を特定キャラクタに変換して、情報信号用の直並列変換
回路（ＵＲＴ）と同一の回路を用いて、キャラクタデー
タとして送出するので、回線接続制御部（ＬＡＣ）では
情報データと同じインタフェースにより網状態信号を受
信できる。
このように回線接続制御部（ＬＡＣ）は、割込みによる
処理によらず網状態信号を受信することができる。
処理によらず網状態信号を受信することができる。
［実施例］
以下第２図〜第５図に示す実施例により、本発明をさら
に具体的に説明する。
に具体的に説明する。
第２図および第３図は、第４図および第５図に示す実施
例が処理対象とした信号伝送方式を示す。
例が処理対象とした信号伝送方式を示す。
第２図および第３図の信号伝送方式は、図に示すように
、網状態信号が情報信号に多重化されている。
、網状態信号が情報信号に多重化されている。
第２図は信号のフレーム構成を示す図である。
図において、Ｆはフレームビットを示し、Ｂは情報ビッ
トを示し、Ｄは制御ビットを示す。
トを示し、Ｄは制御ビットを示す。
本信号伝送方式では、情報ビン）Ｂ、制御ビットＤ、フ
レームビットＦは分散配置され、２０フレームで一つの
マルチフレームを構成する。
レームビットＦは分散配置され、２０フレームで一つの
マルチフレームを構成する。
綱の制御を司る制御ビットＤは、マルチフレーム中の一
つ飛びのフレームに配置される。
つ飛びのフレームに配置される。
第３図は制御チャネル構成を示す図である。
図において、Ｄはチャネル番号を示し、制御信号は発呼
、応答、切断要求等基本的な制御のための状態表示（レ
ベル）信号ＬＯ，Ｌ＋と、通信クラスやダイヤルのため
の選択制御（コード）信号Ｃ。
、応答、切断要求等基本的な制御のための状態表示（レ
ベル）信号ＬＯ，Ｌ＋と、通信クラスやダイヤルのため
の選択制御（コード）信号Ｃ。
〜Ｃ７から構成される。
状態表示（レベル）信号は、ＬＯ，Ｌ＋の値そのもので
はなく、受信側のレベル状態と受信されるレベルとの変
化により規定され、発呼、応答、切断要求等の意味を持
たせである。
はなく、受信側のレベル状態と受信されるレベルとの変
化により規定され、発呼、応答、切断要求等の意味を持
たせである。
第４図は、本発明によるレベル信号処理の第１の実施例
回路図である。
回路図である。
図示されていないレベル信号（網状態信号）受信回路Ｐ
ＲＶは、レベル信号をビットシリアルにレジスタ１（Ｒ
ＥＧＩ）２３へ転送する。
ＲＶは、レベル信号をビットシリアルにレジスタ１（Ｒ
ＥＧＩ）２３へ転送する。
２３（ＲＥＧＩ）はレベル信号受信回路（ＰＲＶ）から
送られたレベル信号を蓄えるレジスタであり、２４（Ｒ
２Ｏ３）は前に受信したレベル信号を蓄えるレジスタで
ある。
送られたレベル信号を蓄えるレジスタであり、２４（Ｒ
２Ｏ３）は前に受信したレベル信号を蓄えるレジスタで
ある。
２５１は排他的論理和ゲートであり、レジスタ（ＲＥＧ
Ｉ）２３の内容Ｌ＋ とレジスタ（Ｒ２Ｏ３）２４の内
容ＬＩ゛を入力し両者の値が異なるとき“１”を出力す
る。
Ｉ）２３の内容Ｌ＋ とレジスタ（Ｒ２Ｏ３）２４の内
容ＬＩ゛を入力し両者の値が異なるとき“１”を出力す
る。
２５２も排他的論理和ゲートであり、レジスタ（ＲＥＧ
Ｉ）２３の内容Ｌｏとレジスタ（Ｒ２Ｏ３）２４の内容
Ｌｏ″を入力し両者の値が異なるとき“１″を出力する
。
Ｉ）２３の内容Ｌｏとレジスタ（Ｒ２Ｏ３）２４の内容
Ｌｏ″を入力し両者の値が異なるとき“１″を出力する
。
２５３はＯＲゲートであり、排他的論理和ゲート２５１
または２５２のいずれかが“１”となると“１”を出力
し、ゲート回路２６１を制御して、ゲートを開く。
または２５２のいずれかが“１”となると“１”を出力
し、ゲート回路２６１を制御して、ゲートを開く。
２６２ （ＳＦ）はシフトレジスタであり、レジスタ
（ＲＥＧＩ）２３および（Ｒ２Ｏ３）２４から転送され
たデータをビットシリアルに転送する。
（ＲＥＧＩ）２３および（Ｒ２Ｏ３）２４から転送され
たデータをビットシリアルに転送する。
２７（ＵＲＴ’）はシフトレジスタ（ＳＦ）２６２から
ビットシリアルで転送されたデータを並列データに変換
する直並列変換回路である。
ビットシリアルで転送されたデータを並列データに変換
する直並列変換回路である。
レベル信号はレベル信号受信回路（ＰＲＶ）で受信され
ると、レジスタ（ＲＥＧＩ）２３に蓄えられ、レジスタ
（ＲＥＧＩ）２３に蓄えられていた前のレベル信号はレ
ジスタ（Ｒ２Ｏ３）２４へ転送される。
ると、レジスタ（ＲＥＧＩ）２３に蓄えられ、レジスタ
（ＲＥＧＩ）２３に蓄えられていた前のレベル信号はレ
ジスタ（Ｒ２Ｏ３）２４へ転送される。
レジスタ（ＲＥＧｌ）２３と（Ｒ２Ｏ３）２４の内容は
排他的論理和ゲート２５１および２５２で比較され、異
なっていれば、ゲート回路２６１を制御して、レジスタ
（ＲＥＧＩ）２３および（Ｒ２Ｏ３）２４の値がシフト
レジスタ（ＳＦ）２６２へ転送される。
排他的論理和ゲート２５１および２５２で比較され、異
なっていれば、ゲート回路２６１を制御して、レジスタ
（ＲＥＧＩ）２３および（Ｒ２Ｏ３）２４の値がシフト
レジスタ（ＳＦ）２６２へ転送される。
シフトレジスタ（ＳＦ）２６２の最初のビットには、常
にスタートビット（Ｂ＋ ）が、最後にはスト、プビッ
ト（Ｂ２）が蓄えられており、レジスタ（ＲＥＧＩ）２
３および（Ｒ２Ｏ３）２４からの転送が終了すると、直
並列変換回路（ＵＲＴ’）２７へシリアル転送を始める
。
にスタートビット（Ｂ＋ ）が、最後にはスト、プビッ
ト（Ｂ２）が蓄えられており、レジスタ（ＲＥＧＩ）２
３および（Ｒ２Ｏ３）２４からの転送が終了すると、直
並列変換回路（ＵＲＴ’）２７へシリアル転送を始める
。
直並列変換回路（ＵＲＴ’）２７は、調歩同期モードに
より直列並列変換を行い、回線接続制御部（ＬＡＣ）へ
並列データを転送する。
より直列並列変換を行い、回線接続制御部（ＬＡＣ）へ
並列データを転送する。
第５図は、本発明によるレベル信号処理の第２の実施例
回路図である。
回路図である。
図において、２３ （ＲＥＧＩ）、２４ （Ｒ２Ｏ３）
、２７（ＵＲＴ”）は、第４図と同一の構成要素を示す
。
、２７（ＵＲＴ”）は、第４図と同一の構成要素を示す
。
２８１はレジスタ（ＲＥＧＩ）２３と（Ｒ２Ｏ３）２４
の内容を比較する比較器であり、第４図の２５１゜２５
２、２５３と同様な構成で実現できる。
の内容を比較する比較器であり、第４図の２５１゜２５
２、２５３と同様な構成で実現できる。
２８２はレジスタ１ （ＲＥＧＩ）２３とレジスタ２
（Ｒ２Ｏ３）２４の値から特定キャラクタを作り出すデ
コーダである。
（Ｒ２Ｏ３）２４の値から特定キャラクタを作り出すデ
コーダである。
通信網から受信したレベル信号は、まずレジスタ（ＲＥ
ＧＩ）２３に蓄えられ、受信前のレベル状態はレジスタ
２ （Ｒ２Ｏ３）２４に送られる。
ＧＩ）２３に蓄えられ、受信前のレベル状態はレジスタ
２ （Ｒ２Ｏ３）２４に送られる。
レジスタ１（ＲＥＧＩ）２３の内容とレジスタ２（Ｒ２
Ｏ３）２４の内容は比較器（ＣＯＭＰ）２８１で比較さ
れ、変化があれば、回線接続制御部（ＬＡＣ）へレベル
信号受信要求信号を送出する。
Ｏ３）２４の内容は比較器（ＣＯＭＰ）２８１で比較さ
れ、変化があれば、回線接続制御部（ＬＡＣ）へレベル
信号受信要求信号を送出する。
デコーダ（ＤＥＣ）２８２は、レジスタ１ （ＲＥＧ
ｌ）２３とレジスタ２ （Ｒ２Ｏ３） ２４（７）値か
ら、その状態変化に対応して予め規定されたキャラクタ
に変換し、ビットシリアルに直並列変換回路（ＵＲＴ’
）２７へ送出する。
ｌ）２３とレジスタ２ （Ｒ２Ｏ３） ２４（７）値か
ら、その状態変化に対応して予め規定されたキャラクタ
に変換し、ビットシリアルに直並列変換回路（ＵＲＴ’
）２７へ送出する。
直並列変換回路（ＵＲＴ“）２７は、並列データに変換
し１、情報データの受信と同一なインタフェースで回線
接続制御部（ＬＡＣ）へ送出する。
し１、情報データの受信と同一なインタフェースで回線
接続制御部（ＬＡＣ）へ送出する。
回線接続制御部（ＬＡＣ）は、レベル信号受信要求信号
を受けると、情報データを受信するのと同じ処理でレベ
ル信号を受信する。
を受けると、情報データを受信するのと同じ処理でレベ
ル信号を受信する。
［発明の効果］
以上説明のように本発明によれば、回線接続制御部（Ｌ
ＡＣ）のインタフェースが簡略化され、割込み処理のた
めの負担から解放されるので、網制御信号を効率よく処
理することができ、実用上の効果は極めて大である。
ＡＣ）のインタフェースが簡略化され、割込み処理のた
めの負担から解放されるので、網制御信号を効率よく処
理することができ、実用上の効果は極めて大である。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例が処理対象とした信号のフレー
ム構成を示す図、 第３図は本発明の実施例が処理対象とした信号のチャネ
ル構成を示す図、 第４図は本発明によるレベル信号処理の第１の実施例回
路図、 第５図は本発明によるレベル信号処理の第２の実施例回
路図、 第６図は本発明が適用される装置の構成図、第７図は従
来技術による網状態信号処理を示す回路図である。 図面において、 １は回線接続制御部（ＬＡＣ’）、 ２は回線
接続部（ＬＡ）、 ３は網制御装置、 ２１は直並列変換回路（ＵＲＴ）、 ２２は網制御信号受信回路（Ｐ ＲＶ）、２３、２４は
レジスタ（ＲＥＧｌ、２）、２５、２８１は比較器（Ｃ
ＯＭＰ）、 ２６は変換手段１ （ＣＯＮＶ）、 ２７は直並列変換回路（ＵＲＴ’）、 ２８は変換手段２ （ＤＥＣ）、 ２５１、２５２は排他的論理和ゲート、２５３はＯＲゲ
ート、 ２６１はゲート回路、 ２６２はシフトレジスタ（ＳＦ）、 ２８２はデコーダ（Ｄ Ｅ Ｃ）、 をそれぞれ示す。 （ｂ） 本発明の原理ブロック図 第１図 第 ２ 図 第 ３ 図 ２４、、ＪＥＧ２ ＲＥＧＩ−−レ乙ど一一一一＼
ど一一一−） 本発明によるレベル信号処理の第１の実施例回路図第６
図 第７図
ム構成を示す図、 第３図は本発明の実施例が処理対象とした信号のチャネ
ル構成を示す図、 第４図は本発明によるレベル信号処理の第１の実施例回
路図、 第５図は本発明によるレベル信号処理の第２の実施例回
路図、 第６図は本発明が適用される装置の構成図、第７図は従
来技術による網状態信号処理を示す回路図である。 図面において、 １は回線接続制御部（ＬＡＣ’）、 ２は回線
接続部（ＬＡ）、 ３は網制御装置、 ２１は直並列変換回路（ＵＲＴ）、 ２２は網制御信号受信回路（Ｐ ＲＶ）、２３、２４は
レジスタ（ＲＥＧｌ、２）、２５、２８１は比較器（Ｃ
ＯＭＰ）、 ２６は変換手段１ （ＣＯＮＶ）、 ２７は直並列変換回路（ＵＲＴ’）、 ２８は変換手段２ （ＤＥＣ）、 ２５１、２５２は排他的論理和ゲート、２５３はＯＲゲ
ート、 ２６１はゲート回路、 ２６２はシフトレジスタ（ＳＦ）、 ２８２はデコーダ（Ｄ Ｅ Ｃ）、 をそれぞれ示す。 （ｂ） 本発明の原理ブロック図 第１図 第 ２ 図 第 ３ 図 ２４、、ＪＥＧ２ ＲＥＧＩ−−レ乙ど一一一一＼
ど一一一−） 本発明によるレベル信号処理の第１の実施例回路図第６
図 第７図
Claims (3)
- （１）網制御装置からのビット直列の情報信号を並列受
信データに変換し回線接続制御部へ送出する直並列変換
回路と、回線接続制御部への並列受信データ処理要求を
発生する回路と、網制御装置からの網状態信号を受信す
る網状態信号受信回路を備えた回線接続部を有する回線
制御装置において、 新たに受信した網状態信号と前の網状態信号と異なるこ
とを検出したとき、並列受信データを送出するよう構成
したことを特徴とする網制御方式。 - （２）上記網状態信号受信回路により受信した網状態信
号を保持するレジスタ（２３）と、 前の網状態信号を保持するレジスタ（２４）と、レジス
タ（２３）とレジスタ（２４）の内容を比較し、内容が
異なるとき信号を送出する比較器（２５）と、比較器（
２５）からの信号を受けたとき、レジスタ（２３）とレ
ジスタ（２４）のデータにスタートビットとストップビ
ットを付加して送出する変換手段１（２６）と、 ビットシリアル信号を並列データに変換する直並列変換
回路（２７）を備え、網状態信号に変化のあったとき、
網状態信号を並列データとして送出するよう構成したこ
とを特徴とする特許請求の範囲第１項記載の網制御方式
。 - （３）上記網状態信号受信回路により受信した網状態信
号と前の網状態信号を予め定めた特定のキャラクタに変
換する変換手段２（２８）と、ビットシリアル信号を並
列データに変換する直並列変換回路（２７）を備え、網
状態信号の変化を予め定めた特定のキャラクタデータと
して送出するよう構成したことを特徴とする特許請求の
範囲第１項記載の網制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204355A JPS6360648A (ja) | 1986-08-29 | 1986-08-29 | 網制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204355A JPS6360648A (ja) | 1986-08-29 | 1986-08-29 | 網制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360648A true JPS6360648A (ja) | 1988-03-16 |
Family
ID=16489134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204355A Pending JPS6360648A (ja) | 1986-08-29 | 1986-08-29 | 網制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360648A (ja) |
-
1986
- 1986-08-29 JP JP61204355A patent/JPS6360648A/ja active Pending
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